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全面理解非易失存储器(Flash,EPROM,EEPROM)...

2006-11-20  独数

全面理解非易失存储器(Flash,EPROM,EEPROM)

[日期:2006-1-19] 来源:21icbbs  作者:code631@gmail.com [字体: ]
Lecroy

看到很多朋友问及非易失存储器的问题,手头有一份很好的材料,于是就有翻译成中文给大家讨论的念头,希望能给大家一些帮助。

版权申明:
该文章为翻译作品

原作者:Jitu J.Makwana, Dr.Dieter K.Schroder
翻译者:GongYi(Infineon Technologies, Memory development center)
email: code631@gmail.com

转贴请注明以上信息,谢谢合作。

 


 

非易失存储器概论

作者:Jitu J.Makwana, Dr.Dieter K.Schroder
翻译:GongYi(Infineon Technologies,Memroy development center)
Email: code631@gmail.com

前言

本文论述了基本非易失存储器(NVM)的基本概念。第一部分介绍了NVM的基本情况,包括NVM的背景以及常用的存储器术语。第二部分我将介绍怎样通过热电子注入实现NVM的编程。第三部分包括了用FOWLER-NORDHEIM 隧道效应实现对NVM的擦除。同时,简单的FN隧道效应的原理也将在这里给大家做一个说明。第四部分介绍了用于预测NVM编程特性的模型—热电子注入机制所依赖的“幸运电子”模型。最后一部分介绍了NVM可靠性方面的问题,如数据保持能力(DATA RETENTION),耐久力(ENDURANCE),和干扰(DISTURB)。

关键字:非易失,存储器,热电子注入,隧道效应,可靠性,数据保持,耐久力,干扰,闪存\

第一部分: 介绍

存储器大致可分为两大类:易失和非易失。易失存储器在系统关闭时立即失去存储在内的信息;它需要持续的电源供应以维持数据。大部分的随机存储器(RAM)都属于此类。非易失存储器在系统关闭或无电源供应时仍能保持数据信息。一个非易失存储器(NVM)器件通常也是一个MOS管,拥有一个源极,一个漏极,一个门极另外还有一个浮栅(FLOATING GATE)。它的构造和一般的MOS管略有不同:多了一个浮栅。浮栅被绝缘体隔绝于其他部分。
非易失存储器又可分为两类:浮栅型和电荷阱型。Kahng 和 Sze 在1967年发明了第一个浮栅型器件,在这个器件中,电子通过3nm厚度的氧化硅层隧道效应从浮栅中被转移到substrate中。隧道效应同时被用于对期间的编程和擦除,通常它适用于氧化层厚度小于12nm。 储存在浮栅中的电荷数量可以影响器件的阈值电压(Vth),由此区分期间状态的逻辑值1或0。
在浮栅型存储器中,电荷被储存在浮栅中,它们在无电源供应的情况下仍然可以保持。所有的浮栅型存储器都有着类似的原始单元架构。他们都有层叠的门极结构如图一所示。第一个门极被埋在门极氧化层和极间氧化层之间,极间氧化层的作用是隔绝浮栅区,它的组成可以是氧-氮-氧,或者二氧化硅。包围在器件周围的二氧化硅层可以保护器件免受外力影响。第二个门极被称为控制门极,它和外部的电极相连接。浮栅型器件通常用于EPROM(Electrically Programmable Read Only Memory)和EEPROM(Electrically Erasable and Programmable Read Only Memory)。


 

电荷阱型器件是在1967年被发明的,也是第一个被发明的电编程半导体器件。在这类型的存储器中,电荷被储存在分离的氮阱中,由此在无电源供应时保持信息。电荷阱器件的典型应用是在MNOS(Metal Nitride Oxide Silicon),SNOS(Silicon Nitride Oxide Semiconductor)和SONOS(Silicon Oxide Nitride Oxide Semiconductor)中。图二展示了一个典型的MNOS电荷阱型存储器的结构。


MNOS中的电荷通过量子机制穿过一层极薄的氧化层(一般为1.5-3nm)从沟道中被注入氮层中。

世界上第一个EPROM,是一个浮栅型器件,是通过使用高度参杂的多晶硅(poly-Si)作为浮栅材料而制成的,它被称为浮栅雪崩注入型MOS存储器(FAMOS)。它的门极氧化层厚度为100nm, 由此保护电荷流向substrate。 对存储器的编程是通过对漏极偏压到雪崩极限使得电子在雪崩中从漏极区域被注入到浮栅中。这种存储器的擦除只能通过紫外线照射或X光照射。如今,这种EPROM的封装形式通常是陶瓷带有一个可透光的小窗口,或者是一个塑料封装的没有石英窗的。这些存储器被称为一次性编程存储器(OTP),这种存储器很便宜,但是在封装后要测试他们是不可能的。带有石英窗口的EPROM价格比较贵,但是由于可被擦除,所以可以在封装后作另外的测试。

虽然在70年代有了紫外可擦除型的商业用非易失存储器,研制电可擦写型非易失存储器的吸引力正在逐渐扩大。 H.IIZUKA et.al 发明了第一个电可擦写型非易失存储器,被称为叠门雪崩注入型MOS(SAMOS)存储器。SAMOS存储器由两个多晶硅门和一个外部控制门组成。外部控制门的出现使得电可擦写成为了现实,并且提高了擦除的效率。电可擦写型非易失存储器的电擦除是通过将浮栅中的电荷量恢复到未注入时的水平实现的。比起紫外照射擦除产品,这种产品的封装成本低廉很多。缺点是单位存储单元的尺寸要比以前大很多,使得晶元面积也大了很多。EEPROM单元由两个晶体管组成,一个是浮栅晶体管,另一个是选择晶体管,如图三所示。选择晶体管是用于在编程和擦除时选择相应的浮栅晶体管。后来,由于加入了错位修正电路以及修补电路,晶元尺寸被再次增大。

在80年代,一个经典的非易失存储器产品被发明了,那就是闪存。第一个闪存产品通过热电子注入机制实现对器件编程,而擦除则采用了隧道效应。这种新型的存储器只能被整片或一个区域的删除而不能被单字节删除。因此,选择晶体管被移除了,由此也减小了单元的尺寸。典型的单元结构如图一所示。
 

第二部分 基本编程机制

无论是浮栅型或电荷阱型存储器,对器件编程都是通过将电子注入浮栅区或者氮层区中。实现此过程,主要是通过两种的机制:FN 隧道效应(对薄氧化层)以及热电子注入。

1.    Fowler-Nordheim 隧道效应
FN隧道效应是NVM最主要的电荷注入方式之一,在对器件编程时,在控制门极加上很大的电压(Vcg),能带结构会如图四变化:

在图四中,ec 和 ev 分别是导带和禁带,Eg  为能带宽度 (硅材料是1.1 eV ), fb 为Si-SiO2 能量势垒 (fb is 3.2 eV for electrons and 4.7 eV for holes). 外加电压 Vcg 造成电势提供给substrate中的电子通过薄氧化层中的隧道到达浮栅区的可能。弯曲的IPD和门氧化层能带是不同的,这是由于它们的厚度不同。IPD厚度从25nm到45nm不等,而门氧化层厚度只有5nm到12nm。电子到达浮栅区而形成的电流密度为:



其中,
h = 普朗克常数
= 诸如表面能量势垒 (3.2 eV for Si-SiO2)
q = 单个电子电量 (1.6x10-19 C)
m = 自由电子质量 (9.1x10-31 kg)
m* = 二氧化硅能带中自由电子有效质量 (0.42 m)
Vinj = 注入表面电势
Vapp = 门氧化层两侧电势 (V)
Vfb = 平带电势(V)
tox = 门氧化层厚度 (cm)

等式 1 隧道电流密度和加在门氧化层两侧电势Vapp成指数比, 从而影响诸如表面电势Vinj。图五展示了一个NVM的横截面,其电子隧道效应电流成均匀分布。Vcg 正电压,源极Vs 和漏极 Vd, 以及substrate Vsub 都接地。

另一个可选的对FLASH编程的方法如图六所示,被称为漏极隧道效应。此方法有时比均匀隧道效应编程在编程速度方面更有利,由于注入面积很小,产生的隧道电流密度更大。

 

第三部分: 基本擦除机制
第二部分论述了两种编程机制,FN 隧道效应以及热电子注入。为了能够再次对NVM编程,之前需要对NVM擦除。本章将论述在工业界最常应用的NVM擦除机制。
被注入浮栅之中的电子被门/氧化层能量势垒(3.2 eV)保持在其中。而在氧化层/硅接触面的电压能量势垒也大于3.0 eV,因此, 电子自然迁移的可能性很小。浮栅内储存的电子使得器件的阈值电压增大。
通常存在两种擦除方法:
1.    紫外线照射
2.    FN 隧道效应
IIIa. 紫外线照射
根据图九所示,电子由紫外线照射获得足够的能量,足以克服能量势垒由浮栅区到达控制门区或者substrate区,导致期间的阈值电压降低。一般来说,阈值电压从高电位降低到中电位所需要的时间大约为10分钟。

图九,紫外擦除NVM的能带图
IIIb. FN 隧道效应
FU 隧道效应也用于对NVM的擦除,方法之一是对控制门极加高负电压。这时能带变化如图十所示。所加的电压Vcg 形成的电场造成了一个电势势垒,它给浮栅中的电子提供了一条由浮栅到达substrate的通路。

图十,浮栅NVM进行FN擦除时的能带图
图十一a和b展示了两种不同的FN擦除方法:均匀隧道效应和漏极区域隧道效应。第一种方法中,只需要一个很大的负电压被加载在控制门极;而第二种方法中,除了此负电压之外,还需要在漏极加载一个正电压。


总的来说,均匀隧道效应擦除要比漏极区域隧道效应擦除慢,但是后者可能会造成器件可靠性问题:由于集中电子隧穿造成的漏极区门氧化层破坏。

 

第四部分: 热载流子注入模型

热电子注入是对Flash EEPROM编程的一种手段,它利用高电场加速得到的热电子注入浮栅区来实现电子的移动。此方法编程速度比较慢,这是因为电子注入效率很低,其依据是建立在可能性的统计学规律之上。热电子注入机制也增加了漏极区域的电离,多子和少子都被电离产生。高动能的空穴通常被substate所收集从而形成substrate电流 (Isub)而电子则被漏极区域收集形成漏极电流 (Ids)。此时,如果氧化层电场(Eox)吸引电子,那么这些载流子将克服能量势垒通过氧化层到达浮栅区形成门极注入电流(Ig)。有两个模型用于描述热电子注入:
1,    幸运电子模型
2,    有效电子温度模型
IVa.幸运电子模型和高阈值电压 VT
幸运电子模型是由肖特基建立的,理论上来说它可以这么来解释:为了使热电子能够到达浮栅区,热电子必须在垂直沟道电势差中得到足够的动能 (Elat) 使得它具有足够的动力克服二氧化硅能量势垒到达Si-SiO2 接触。图十二展示了幸运电子模型的概念。它必须具备三个条件:
A - B:一个沟道电子由Elat 得到能量而变成热电子。它的动能必须被重新引导至Si-SiO2 接触面。假设此过程的可能性为 -- 一个电子获得足以克服Si-SiO2能量势垒的能量的可能性。
B – C:此热电子必须不能被碰撞而丧失能量。这一过程的可能性为PSEMI 。PSEMI 被定义为一个电子在Si-SiO2 接触面穿过而不被碰撞的可能性。
C – D: 电子在Si-SiO2 接触面移动到浮栅区过程中,它必须不被氧化层中的电势阱所吸引。此过程的可能性为Pinsul – 电子不被氧化层中电势阱所吸引的可能性。

图十二,幸运电子模型能带图
由于以上三个可能性在统计学上互相独立,总可能性即为三者之乘积。那么门极电流可以得出:

其中:
lr = 动能散射平均路径长度 = 92 nm
Leff = 有效沟道长度 (cm)
Ids = 漏极- 源极电流(A)

浮栅区的电荷量改变了器件的阈值电压:

其中:
DVT = VT (Programmed) - VT (Initial)
DQfg = Qfg (Programmed) - Qfg (Initial) = 浮栅区电荷量变化
电荷量变化也等于

其中:Dt为编程时间(s)
器件阈值电压由初始值到现在的变化为:

其中:
Cfg = 浮栅到控制门极的电容量(F)
图十三展示了一个典型的传输特性曲线,可以看出Ids-Vcg 曲线是相互平行的。他们的位移相当于DQfg/ Cfg。

 

第五部分: NVM可靠性问题

NVM存储器单元有几个重要的功能性参数,用于评估单元的性能。这些参数基本可以分为两大类:耐久力和数据保持能力。为了更好的理解这些概念,我们有必要了解一些关于门氧化层,IPD的完整性知识。无论在EPROM, EEPROM还是Flash EEPROM中,影响器件可靠性的关键在于门氧化层和IPD的质量。
门氧化层主要的失效机制涉及到在热电子或者FN注入时由高电场引起的氧化层击穿和阱陷。有研究发现氧化层缺陷和硅氧踺断裂造成阱陷。氧化层击穿通常发生于通过单位面积的电荷数量(Qbd)超过一定水平之后,通常也和外加电场强度有关。Qbd是个工业标准电气性能测试,用于测量氧化层在高浓度Qbd情况下的表现。阱陷的定义是在对单元编程时造成的电子在氧化层中被困住的现象。这种现象改变了注入区域物理特性,因此,被转移到浮栅区的电子数量以及其间阈值电压也被改变。
此前已经提到过IPD,它通常用于隔绝浮栅区和其他区域,所以理论上它必须是无缺陷以防止漏电流的产生。由于浮栅是由多晶硅构成的,通常是在IPD生长工艺过程中被氧化的。氧化的过程导致在grain 边缘增强从而改变了多晶硅表面的物理结构,形成了小隆起状表面。这些表面的不平整导致了局部电场的变化,引发了高漏电流。影响IPD质量的其中一个因素是多晶硅层的参杂和多晶硅沉淀,氧化时的温度控制。多种绝缘材料并用,可以减少缺陷密度和提高电场均匀度如氧-氮-氧现在被广泛应用于IPD中以防止漏电流的产生。在此材料中,浮栅电子被氮氧层困住,从而形成与漏电流反向的电场,进一步减小漏电流的扩大。通常ONO层厚度为5 - 10 nm(底层氧化), 20 nm(氮层), 3 nm(顶层氧化)。底层氧化是在浮栅区上面,而顶层氧化位于控制门极下面。

图十四,由于表面不平整引发的IPD 漏电流
Va. 耐久力特性
耐久力特性表现于存储器的阈值电压区间,它与编程次数有密切的关系,如图十五所示。NVM可以被编程和擦除直到氧化层被破坏。这也意味着NVM有效的可编程次数是有限的,举例来说大部分商用EEPROM产品可以保证106 有效编程次数。此情况下氧化层的破坏通常被称为氧化层的降级,而一个存储器可以经受的最大编程次数被称为耐久力。阈值电压窗口关闭通常发生在两者值(高电平与低电平状态)太小以至不能被明显区分。这种现象归咎于电子被氧化层中原有的电子阱陷所困住无法再移动,另有实验证明阱陷是在对单元编程或者擦除过程中氧化层两端加载的高电场所产生的。因此,门氧化层的质量对于器件耐久力尤其重要。


图十五,典型的EEPROM单元阈值电压窗口关闭

Vb. 数据保持能力特性
当一个NVM单元无法保持浮栅中的电荷量时,我们称之为数据保持能力的丧失。数据保持能力是衡量一个NVM存储器单元在无电源供应情况下可以保持数据的时间。在浮栅型存储器中,存储在浮栅区的电荷会通过门氧化层和IPD流失。由自由电子(离子)移动和氧化层中缺陷所产生的漏电流,会导致单元阈值电压的改变。不同的电子流失方式有:温度引起的电离,电子中和,由于正离子污染引发的流失。为了提高单元的保持数据能力,人们采用了不同的手段来提高门氧化层和IPD的质量。
数据保持能力可以用估计生命周期来量化,当电荷流失发生时,单元的阈值电压变化如下:

其中dQFG, CFG, 和 dVT 分别为浮栅区电荷变化,浮栅电容量和单元阈值电压。等式9展示了流失电子的数量,等式10则展示了流失电子数量和形成的漏电流的关系以及保持时间。


对于典型的 CFG = 30 fF 和 VT 变化为3 V,从浮栅区到控制门区电子流失的数量 大约为 5.6x105个。表格 1 展示了保持时间 dt,对于不同的 ILeakage 相关与5.6x105 电子流失或相当于3 V VT变化。
Leakage Current, ILeakage (A)    Retention Time, dt (Years)
1x10-20                               0.28
5x10-21                               0.56
1x10-21                               2.84
5x10-22                             5.68
2.85x10-22                       10

表格一,数据保持时间与ILeakage
由表一可以看出普通的NVM阈值电压降低3V,漏电流为2.85x10-22 A的情况下总共需要10年。
Vc存储器干扰
大规模的在生产中使用NVM需要他们具有10年以上的数据保持能力。一个存储器单元阵列在编程和擦除中经受stress被称为干扰。具体而言有四种:dc erase, dc program, program disturb,和read disturb。在编程过程中最常见的两种干扰是dc program和program disturb,在擦除过程中最常见的则是dc erase,最后在读过程中的干扰被称为read disturb。图十六展示了一个存储器单元阵列电路图,它将被用于解释干扰现象。

图十六,用于解释干扰现象的电路图
在上图中,存储器单元阵列的列连接着每个单元的漏极,(COL 1, COL 2, and COL 3) 被称为位线,而阵列的行连接着每个单元的控制门极 (ROW 0 and ROW 1) 被称为字线。在前面关于热电子注入的讨论中已经说过,在对存储器编程时需要同时在位线和字线加载电压。
下面来讨论这四种不同的干扰:
1) DC Erase: 这种类型的干扰通常发生在已经被编程的单元(Cell A)。那些在与被编程的单元在同一条字线 (ROW 1) 的单元正在被编程(COL 2 and ROW 1)。在此期间ROW 1 被加载一个高电压15 V,由此产生的一个高电场出现在IPD的两侧。这个电压可能导致电子从浮栅区移动到控制门区,结果是电荷流失造成单元的阈值电压减小。
2) DC Program: 也被称为gate disturb,发生于当未被编程的或者已擦除的单元 (Cell B)。这些未编程的单元与正在被编程的单元在同一字线上 (ROW 1) 。这些单元只有很少量的电子在浮栅中,因此他们的阈值电压是低电平的。当ROW1加载15V时,通过门极氧化层的电场变得被得很强,这一电场可能导致电子进入浮栅区从而提高阈值电压。这种情况下,我们称之为软编程。
3) Program Disturb: 通常也成为drain-disturb,只发生于被编程过的单元。一个被编程过的单元 (Cell C) 与正在被编程的单元 (COL 2 和 ROW 1)共享一条位线。在它的浮栅/漏极区有一个高电场存在。这一高电场导致了电子从浮栅区移向漏极区从而导致阈值电压减小。
4) Read Disturb: 这种干扰机制发生于与正在被读的单元共享一条字线的擦除过的单元。共享的字线上的擦除电压为5V,被选中的单元漏极偏置为1V,未选择单元的源极,漏极,和substrate均为0V。


VI. 结论
本文主要介绍了NVM的发展过程和技术概况。主要的编程手段有热载流子注入和FN隧道效应。在FN隧道效应中,门极氧化层厚度一般小于12nm,而在热电子注入中可以厚很多。两种典型的擦除机制为紫外照射和FN隧道效应,通常在UV EPROM中使用紫外照射擦除的方法,而在EEPROM和FLASH存储器中则使用了FN隧道效应擦除机制。紫外擦除所需的时间一般为10分钟而FN隧道效应擦除的时间根据控制门极和漏极上加载的电压强度不同仅为1ms到10ms。最快的编程机制是热电子注入,一般只需100ms。在此过程中,我们讨论了幸运电子模型,这个模型揭示了门电流是如何通过可能性模型来计算的过程。虽然注入的效率很低,但将热电子注入浮栅的过程是很快的,这是因为有外加强电场的作用。对于每个NVM器件来说,可靠性的问题都存在,而耐久力和数据保持力是最重要的两个问题。此外,在编程中和擦除中产生的干扰也是影响NVM可靠性的一个因素。


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