直扩定位中频数字接收机实现几个关键问题2

就可以防止信号频谱听混叠。但为了满足后端伪随机码捕获与同步的需要(一个码片周期内应有不小于3个采样点)，采样速率应大于2B，且为2B的整数倍(B为伪码速率)。对于速率为4．08 MHz的PN码，系统取32．64 MHz的采样频率。

 

    1．2　数字下变频

　　通过数字下变频(Digital Down Conversion，DDC)，将采样后的载频信号变换成零中频信号是数字中频处理的最终目的。零中频信号就是零载频的信号，也称基带信号。DDC由本地NCO、数字混频器和低通FIR滤波器组成，图2给出了其实现框图。DDC工作时，每向DDC输出一个信号的采样样本，NCO就增加一个2π·fLo/fs相位增量，然后，以Σ2π·fLo/fs相位累加角度作为地址，检查地址上的数值并输出到数字混频器，与样本相乘。乘积样本再经过低通滤波器输出，即完成了数字下变频。

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　　数控本振由三部分组成：相位累加器、相位加法器及正弦表只读存储器。相位累加器的作用就是将数字本振频率和本振偏移频率之和转换成相位，每来一个时钟脉冲，相位在原来的基础上增加一个相位增量，相位加法器的功能是设置一定的初始相位以满足某些应用的需要。相位的正弦值用查正弦表(Look UpTable，LUT)的方法实现。过程如下：

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    其中：n是输入的LUT的地址，N是LUT的采样数，sin［n］是在点2πn/N处的正弦值，cos［n］是在点2πn/N处的余弦值。当n从0到N改变的时候，LUT会输出一个完整的正余弦值。考虑到正弦信号的对称性，只存放1/4的波形，其余3个象限的波形通过简单换算完成。如果采样速率刚好是数字中频的4倍，那么乘以正弦波就相当于乘以0，1，0和－1，乘以余弦波就相当于乘以1，0，－1和0。

　　Actel公司ProASICPlus系列FPGA产品中有丰富的IPCORE，正弦/余弦信号查找表、滤波器等都可以用IPCORE简单、方便地实现，性能也能满足要求。在FPGA中实现并行乘法，占用内部资源较多，乘法器的速度成为系统的瓶颈。考虑采用流水线结构设计，在各部分乘积的加法运算之间插入寄存器，将漫长的进位过程分摊到各级寄存器之间去执行并注意各级的时延均化。乘法器的速度由两级寄存器间的延时决定，这样做有利于提高系统时钟。由于FPGA是寄存器增强型器件，这种方法所付出的面积代价并不大。

    1．3　PN码捕获

　　PN码的捕获与跟踪式直扩系统的关键处理过程直接影响系统的性能。PN码的捕获主要有以下几种方法：单步进搜索法、滑动相关法、序列估计法、多驻留式搜索、复码法、双门限法和匹配滤波器法等。上述几种方法有的实现起来虽然简单但捕获时间太长(如单步进和滑动相关法)，有些对噪声过于敏感不适用于扩频通信系统(如序列估计法和复码法)；有些虽然捕获时间较单步进有一定的缩短但电路也复杂了许多，付出的代价太大(如多驻留式搜索和双门限判决法)；另一些则受限于实现所必须的元器件扩频益做不高(如匹配滤波器法)。