後來QuartusII再引入"Incremental Compilation"與"Design Partition"的觀念,配合LogicLock Region形成了完整一套觀念描述邏輯。它可以實現Top-down design flow或Bottom-up design flow,本文將以Top-down design flow為例說明。
LogicLock不只可以保存子模組的電路特性,改善模組最佳化設計的效率,此技術運用得當,還可提升整個電路的performance;比方說,可以把功能相關的電路盡量集中在同一個區域(region)裡、將電路擺在離指定的接腳距離較近或對稱的地方。相反的,若運用不當--比方LogicLock region設的太小,或擺放的位置離其I/O pins太遠,LogicLock region彼此放的太散,反而導致繞線後performance變差的情況也是很常見。
不只能對module或entity,也可以對nodes做LogicLock
"Netlist Type"預設是"Post-Synthesis",表示只保留前一次Synthesis結果,fitter會重做。
如果這個project是已經compile過的,我們想針對某個修改的entity重新compile,而其他的entity保持不變,那就把不變design entity的"Netlist Type"設"Post-fit" and "Fitter Preservation Level"設"Placement and Routing" (保留等級最高最完整)
也可以從Design Partitions Window指定partition:先在Project Navigate選定design entity,然後在Design Partitions Window按"<<new>>"以指定partition
3-5 Incremental Compilation Advisor and RTL Viewer
Tools \ Advisors \ Incremental Compilation Advisor
可幫檢查design式否符合incremental compilation rules