信号完整性分析

我们在滤除较为低频的噪 声的时候，就应当选择电容值比较高的电容，想滤去频率较高的噪声，比如我们前面所说的EMI，则应该选择数值比较小的电容。所以，在实际中，我们通常放置 一个1uf到10uf左右的去耦电容在每个电源输出管脚处，来抑制低频成分，而选取0.01uf到0.1uf左右的去耦电容来滤除高频部分。


何为高速电路

“高速电路”已经成为当今电子工程师们经常提及的一个名词，但究竟什么是高速电路?这的确是一个“熟悉”而又“模糊”的概念。而事实上，业界对高速电路并没有一个统一的定义，通常对高速电路的界定有以下多种看法：有人认为，如果数字逻辑电路的频率达到或者超过45MHZ-50MHZ，而且工作在这个频率之上的电路已经占到了整个电子系统一定的份量(比如说1/3)，就称为高速电路；也有人认为高速电路和频率并没有什么大的联系，是否高速电路只取决于它们的上升时间；还有人认为高速电路就是我们早些年没有接触过，或者说能产生并且考虑到趋肤效应的电路；更多的人则对高速进行了量化的定义，即当电路中的数字信号在传输线上的延迟大于1/2上升时间时，就叫做高速电路，本文也沿用这个定义作为考虑高速问题的标准。

此外，还有一个容易产生混淆的是“高频电路”的概念，“高频”和“高速”有什么区别呢?对于高频，很多人的理解就是较高的信号频率，虽然不能说这种看法有误，但对于高速电子设计工程师来说，理解应当更为深刻，我们除了关心信号的固有频率，还应当考虑信号发射时同时伴随产生的高阶谐波的影响，一般我们使用下面这个公式来做定义信号的发射带宽，有时也称为EMI发射带宽：
  F=1／(Tr*π)，F是频率(GHz)；Tr(纳秒)指信号的上升时间或下降时间。

  通常当F>100MHz的时候，就可以称为高频电路。所以，在数字电路中，是否是高频电路，并不在于信号频率的高低，而主要是取决于上升沿和下降沿。根据这个公式可以推算，当上升时间小于3.185ns左右的时候，我们认为是高频电路。

  对于大多数电子电路硬件设计工程师来说，完全没有必要拘泥于概念的差异，心中应该有个广义的“高速”定义，那就是：如果在确保正确的电气连接的前提下，电路仍不能稳定的高性能工作，而需要进行特殊的布局，布线，匹配，屏蔽等处理，那么，这就是“高速”设计。

第一章 信号完整性分析

3.1信号完整性SI概述

信号完整性主要是指信号在信号线上传输的质量，当电路中信号能以要求的时序、持续时间和电压幅度到达接收芯片管脚时，该电路就有很好的信号完整性。当信号不能正常响应或者信号质量不能使系统长期稳定工作时，就出现了信号完整性问题。

我们听说过很多信号完整性的问题，譬如：振铃、反射、近端串扰、开关噪声、非单调性、地弹、电源反弹、衰减、容性负载等。而所有这些都与下面四类特定噪声源中的一个有关^[5]：

1.      单一网络的信号完整性
  单一网络的信号完整性与信号路径和返回路径的物理特性有很大关系。当信号从驱动源输出时，构成信号的电流和电压将互连线看做一个阻抗网络。当信号沿网络传播时，它不断感受到互连线引起的瞬态阻抗变化。如果信号感受到的阻抗保持不变，则信号就保持不失真。然而一旦阻抗发生变化，信号就在变化处产生反射，并在通过互连线的剩余部分时发生失真。
  减小阻抗突变问题的方法是让整个网络中的信号所感受到的阻抗保持不变。这个方法一般通过这样三步实现：首先使用线路阻抗为常量或是受控的电路板，其次，提供使沿线阻抗保持不变的拓扑结构的布线规则，最后，在关键处放置电阻来控制反射并设法使接收到的信号更干净。

2.      两个或多个网络间的串扰
  网络间的容性耦合和感性耦合，给有害噪声从一个网络到达另一网络提供了路径。串扰发生在两种不同的情况中：互连线为均匀传输线时（例如电路板上大部分走线）和互连线为非均匀传输线时（例如接插件和封装）。当感性耦合噪声处于主导地位时，通常把这种串扰归为开关噪声、ΔI噪声、dI-dt噪声、地弹、同时开关噪声或同时开工输出噪声。这类噪声是由耦合电感，即所谓互感产生。
  通过了解容性耦合和感性耦合的本质，可以优化相邻信号线的物理尺寸设计减小耦合。串扰的某些方面，特别是开关噪声，会随着互连线长度的增加和上升沿的减少而增加。上升沿越短，产生串扰约严重。

3.      电源和地分配中的轨道塌陷
  当通过电源和地路径的电流发生变化时，在电源路径和地路径间的阻抗上将产生一个压降，这意味着供给芯片的电压小了，可以看成是电源与地之间的电压塌陷。在高性能处理器和一些专用集成电路中的趋势是：低电压供电，高功率消耗。这使得轨道塌陷越来越严重。
  设计电源和地分配的目标是使电源分配系统（PDS）的阻抗最小。这样即使PDS中存在电流的开关和切换，较低阻抗上的压降也能保持在可以容忍的水平上。例如：使相邻的电源和地分配层平面尽可能靠近，采用低电感的耦合电容，芯片封装采用多个很短的电源和地引脚等。

4.      来自整个系统的电磁干扰和辐射
  在下一节详细说明。
 

3.2电磁干扰/电磁兼容EMI/EMC概述

虽然作为高速设计一部分，我们习惯地将EMI问题也列入信号完整性分析的一部分，但实际上人们对电磁兼容性的研究要远远早于信号完整性理论的提出，长期以来形成了一系列不同的解决思路。本文中力求用信号完整性的新角度新眼光，重新审视EMI，得到一些深层次收获和有用的对策思路。

电磁干扰即EMI(Electromagnetic Interference)，指系统通过传导或者辐射，发射电磁波并影响其他系统或本系统内其他子系统的正常工作。因为所有的电子产品都会不可避免地产生一定的电磁干扰，为了量度设备系统在电磁环境中能正常工作且不对该环境中任何事物构成不能承受的电磁干扰的能力，人们提出了电磁兼容这个概念。美国联邦通 讯委员会在1990年和欧盟在1992都提出了对商业数码产品的有关规章，这些规章要求各个公司确保它们的产品符合严格的磁化系数和发射准则。符合这些规 章的产品称为具有电磁兼容性EMC(Electromagnetic Compatibility)。对于电磁兼容性，必须满足一下三个要素：

1.   电磁兼容需要存在某一个特定的空间。比如，大的，一个房间甚至宇宙；小的，可以是一块集成电路板。

2.   电磁兼容必须同时存在骚扰的发射体和感受体。

3.   必须存在一定的媒体(耦合途径)将发射体与感受体结合到一起。这个媒体可以是空间，也可以是公共电网或者公共阻抗。

 

电磁兼容EMC分为电磁干扰EMI和电磁抗扰EMS。对于电磁干扰EMI，可以按照电磁干扰的途径来分为辐射干扰、传导干扰和感应耦合干扰三种形式。

辐射干扰就是指如果骚扰源不是处在一个全封闭的金属外壳内，它就可以通过空间向外辐射电磁波，其辐射场强取决于装置的骚扰电流强度、装置的等效阻抗，以及骚扰源的发射频率。如果骚扰源的金属外壳带有缝隙与孔洞，则辐射的强度与干扰信号的波长有关。当如果孔洞的大小和波长可以比拟时，则可形成干扰子辐射源向四周辐射，辐射场中金属物还可以形成二次辐射。

传导干扰，顾名思义，骚扰源主要是利用与其相连的导线向外部发射，也可以通过公共阻抗耦合，或接地回路耦合，将干扰带入其他电路，传导干扰是电磁干扰的一种重要形式。

感应耦合干扰的途径是介于辐射途径与传导途径之间的第三条途径，当骚扰源的频率较低时，骚扰电源的辐射能力有限。同时骚扰又不直接与其他导体连接，此时电磁骚扰能量则通过与其相邻的导体产生感应耦合，将电磁能转移到其他导体上去，在邻近导体内感应出骚扰电流或者电压。感应耦合可以通过导体间的电容耦合的形式出现，也可以由电感耦合的形式或电容、电感混合出现。

 

EMI按照电磁干扰的具体表现形式，可以分为共模干扰和差模干扰。

当两条或者多条信号线以相同的相位和方向从驱动端输出到接收端的时候，就会产生共模干扰。共模特性表现为这些导线组中的感生电流方向全部相同，而产生的磁 场也是他们相同方向磁场的迭加，增大了磁场强度，向外辐射能量的大天线就是这样形成的。在共模的情况下，会导致磁场强度的变大和电场强度减小， 这样就相当于增加了传输线的电感和减小传输线的电容值。因此，如果传输线的阻抗变大，电磁场能量外泄增加，电磁干扰也变大。

电源线上电流从驱动端流到接收端的时候和它回流之间耦合产生的干扰，就叫做差模干扰。电流流向负载时，会产生等值的回流，这两个方向相反的电流，当回流电流完全居于传输电流下方的时候，就形成了标准的差模信号。由于它们相互之间产生的磁场方向相反，因而可以抵消大部分的磁场，抑制了磁场的外泄比率，而其中残留的电磁场就形成了差模EMI。

 

一般情况下，对于EMI的控制，我们主要采用三种措施：屏蔽、滤波、接地。这三种方法虽然有着独立的作用，但是相互之间是有关联的，良好的接地可以降低设备对屏蔽和滤波的要求，而良好的屏蔽也可以使滤波器的要求低一些。

 

3.3静电泄放ESD概述

严格来说，对静电泄放的防护属于电磁兼容EMC中的电磁抗扰EMS部分，考虑的是系统或器件对静电干扰脉冲的免疫程度。尽管仍在EMC甚至信号完整性的大范畴下，但是由于ESD分析和解决的一些特殊性，本文仍将ESD单列出来进行分析阐述。

静电（Electrostatic）就是物体表面过剩或不足的静止电荷。静电是一种电能，它留存于物体表面：静电是正电荷和负电荷在局部范围内失去平衡的结果：静电是通过电子或离子的转移而形成的。

静电具有高电位、低电量、小电流和作用时间短的特点。设备或人体上的静电位最高可达数万伏以至数十万伏；在正常操作条件下也常达数百伏至数千伏。如果一个元件的两个针脚或更多针脚之间的静电电压超过元件介质的击穿强度，就会对元件造成损坏。器件受到静电放电的影响后，也可能不立即出现功能性的损坏。这些受到潜在损坏的元件一旦加以使用，将会对以后发生的静电放电或传导性瞬态表现出更大的敏感性。

器件的ESD防护设计是在器件不能满足ESD环境要求的情况下，通过衰减加到器件上的ESD能量达到保护器件的目的。根据静电电压高，持续时间短的特点，ESD能量衰减可通过电压限制、电流限制、高通滤波、带通滤波等方式实现。

 

3.3 本章小结

本章对信号完整性、电磁兼容/电磁干扰、静电泄放进行了介绍。提出概念，分析成因，给出解决方向。

第二章 信号完整性设计方法

在产品研究项目中，信号完整性设计工作主要是：对于输入的需求，在系统可实现的情况下，进行最初的估算和选型设计，先后对原理图和印制板的信号完整性问题项目进行审查，产品整机调试中的测试改进、和最后的验证总结等工作。

根据之前的分析，我们需要针对不同的问题项目，分别在特性阻抗设计、端接、EMI对策、ESD选型方面进行逐项评估、修改、确认，最终完成设计。本章的重点将从工程的角度，将设计中的特性阻抗设计、端接、EMI对策、ESD选型等进行详细阐述，寻找一致性规律，探讨优化方案，从而给出实用的规则规范，指导研发工作更有效率地开展。

信号完整性仿真是一项重要的工作，但是在器件库缺乏的情况下难以开展，且有效性和精确性也依赖于器件数据模型。从工程角度，定性的分析的有时要比定量的估算使用得更频繁。仿真可以作为验证手段出现在研发项目的各个阶段。由于仿真技术已经相对比较成熟，有现成的商业软件可以使用，因此本文不对仿真进行详细阐述。

首先，将之前分析的解决方法一一重述如下：

表4.1 信号完整性问题和解决方案

问题	解决方案
解决单一网络的信号完整性	首先使用线路阻抗为常量或是受控的电路板，其次，提供使沿线阻抗保持不变的拓扑结构的布线规则，最后，在关键处放置电阻来控制反射并设法使接收到的信号更干净。
两个或多个网络间的串扰	优化相邻信号线的物理尺寸设计减小耦合。
电源和地分配中的轨道塌陷	使电源分配系统（PDS）的阻抗最小。
电磁干扰	屏蔽、滤波、接地。
静电泄放	电压限制、电流限制、高通滤波、带通滤波等方式

 

下面就针对这其中各方面进行详细分析。第一节是特性阻抗设计，第二节是端接部分，第三、四、五节分别是屏蔽、滤波、接地，第六节是静电对策。关于串扰问题和轨道塌陷问题，其解决方案相对清楚简单，可以通过布线规则的设定以及器件的选型等进行预防和避免。

实际上，信号完整性是个综合性问题，比如为了降低串扰而增加走线间距和缩短走线长度与实际中高密度布件的PCB互相矛盾，无法兼顾。我们常常需要权衡利弊，牺牲一方面的性能，提高另一方面的性能，从而提高整体性能。同时需要综合考量成本和质量关系，避免反复修改，延误宝贵的产品开发时间。

 

4.1阻抗匹配

下面是几种常用导线的特性阻抗。

4.1.1微带线（Microstrip）的阻抗

用介质材料将地平面与传输线隔开，这条传输线称为微带线，如图4.1。

H1

Er1

C1

CEr

W1

W2

T1

C2

图4.1. 微带线

 

 

 

 

 

 

 

 

 

 

 

微带线的特性阻抗：

 

 

      例如：                                              ，加绿油后用Polar Si9000计算的结果为52.95Ω（C1=C2=0.4Mil，CEr=3.4）。该例可以用来控制50Ω的微带线阻抗，DDR芯片的数据线、地址线、控制线常控制成此阻抗。

 

H1

Er1

H2

W1

W2

T1

图4.2 带状线

Er2

4.1.2带状线（Stripline）的阻抗

位于两层地平面之间介质层内的传输线称为带状线，如图4.2。

 

 

 

 

 

 

 

 

 

 

 

 

带状线的特性阻抗：                                  ，取Er1=Er2=Er，H1=H2=H。

      例如：                                                  ，用Polar Si9000计算的结果为32.27Ω。该例常用于6层或以上的PCB。

 

4.1.3差分线的阻抗

H1

Er1

C1

CEr

W1

W2

T1

C2

图4.3. 差分线

S1

C3

用介质材料将地平面与一对传输线隔开，这对传输线称为微带差分线，如图4.3。

 

 

 

 

 

 

 

 

 

 

 

      微带差分线的特性阻抗：               ，其中Z₀为单微带线的特性阻抗，K为微带差分线的耦合系数。

      例：                                               。S1=7.5Mil时，加绿油后用Polar Si9000计算Z_d的结果为100.79Ω，得出K≈0.0954。

该例可以用来控制100Ω的微带差分线阻抗，LVDS、HDMI的信号线常控制成此阻抗。

 

上面特性阻抗的计算公式是来自于矩形导线的理论模型，实际应用中以实测结果结果为准。

 

4.2端接方案

传输线的端接通常采用两种策略：

（1）使负载阻抗与传输线阻抗匹配，即并行端接

（2）使源阻抗与传输线阻抗匹配，即串行端接。

 

4.2.1并行端接

并行端接主要是在尽量靠近负载端的位置加上拉和/或下拉阻抗以实现终端的阻抗匹配，根据不同的应用环境，并行端接又可分为以下几种类型：

 

a.简单的并行端接

图4.4简单的并行端接

 

这种端接方式是简单地在负载端加入一下拉到GROUND 的电阻R_T （R_T＝Z₀）来实现匹配，如图4.4 所示。采用此端接的条件是驱动端必须能够提供输出高电平时的驱动电流以保证通过端接电阻的高电平电压满足门限电压要求。在输出为高电平状态时，这种并行端接电路消耗的电流过大，对于50Ω的端接负载，维持TTL 高电平消耗电流高达48mA，因此一般器件很难可靠地支持这种端接电路。

 

b.戴维宁（Thevenin）并行端接

图4.5戴维宁（Thevenin）并行端接

 

戴维宁（Thevenin）端接即分压器型端接，如图4.5 示。它采用上拉电阻R1 和下拉电阻R2 构成端接电阻，通过R1 和R2 吸收反射。R1 和R2 阻值的选取由下面的条件决定。R1 的最大值由可接受的信号的最大上升时间（是RC 充放电时间常数的函数）决定，R1 的最小值由驱动源的吸电流数值决定。R2 的选择应满足当传输线断开时电路逻辑高电平的要求。戴维宁等效阻抗可表示为：

这里要求R_T 等于传输线阻抗Z₀ 以达到最佳匹配。此端接方案虽然降低了对源端器件驱动能力的要求，但却由于在VCC 和GROUND 之间连接的电阻R1 和R2 从而一直在从系统电源吸收电流，因此直流功耗较大。

 

c.有源并行端接

图4.6有源并行端接

 

在此端接策略中，端接电阻R_T（R_T＝Z₀）将负载端信号拉至一偏移电压V_BIAS，如图4.6 所示。V_BIAS 的选择依据是使输出驱动源能够对高低电平信号有汲取电流能力。这种端接方式需要一个具有吸、灌电流能力的独立的电压源来满足输出电压的跳变速度的要求。在此端接方案中，如偏移电压V_BIAS 为正电压，输入为逻辑低电平时有DC 直流功率损耗，如偏移电压V_BIAS 为副电压，则输入为逻辑高电平时有直流功率损耗。

 

d.并行AC 端接

图4.7并行AC 端接

如图4.7 所示，并行AC 端接使用电阻和电容网络（串联RC）作为端接阻抗。端接电阻R 要小于等于传输线阻抗Z₀，电容C 必须大于100pF，推荐使用0.1uF 的多层陶瓷电容。电容有阻低频通高频的作用，因此电阻R 不是驱动源的直流负载，故这种端接方式无任何直流功耗。

 

e.二极管并行端接

某些情况可以使用肖特基二极管或快速开关硅管进行传输线端接，条件是二极管的开关速度必须至少比信号上升时间快4 倍以上。在面包板和底板等线阻抗不好确定的情况下，使用二极管端接即方便又省时。如果在系统调试时发现振铃问题，可以很容易地加入二极管来消除。

图4.8肖特基二极管端接

 

典型的二极管端接如图4.8 所示。肖特基二极管的低正向电压降Vf（典型0.3 到0.45V）将输入信号钳位到GROUND－V_f 和VCC＋V_f 之间。这样就显著减小了信号的过冲（正尖峰）和下冲（负尖峰）。

在某些应用中也可只用一个二极管。二极管端接的优点在于：二极管替换了需要电阻和电容元件的戴维宁端接或RC 端接，通过二极管钳位减小过冲与下冲，不需要进行线的阻抗匹配。尽管二极管的价格要高于电阻，但系统整体的布局布线开销也许会减少，因为不再需要考虑精确控制传输线的阻抗匹配。二极管端接的缺点在于：二极管的开关速度一般很难做到很快，因此对于较高速的系统不适用。

 

4.2.2串行端接

串行端接是通过在尽量靠近源端的位置串行插入一个电阻R_S（典型10Ω到75Ω）到传输线中来实现的，如图4.9 所示。串行端接是匹配信号源的阻抗，所插入的串行电阻阻值加上驱动源的输出阻抗应大于等于传输线阻抗（轻微过阻尼）。即

图4.9串行端接

这种策略通过使源端反射系数为零从而抑制从负载反射回来的信号（负载端输入高阻，不吸收能量）再从源端反射回负载端。

串行端接的优点在于：每条线只需要一个端接电阻，无需与电源相连接，消耗功率小。当驱动高容性负载时可提供限流作用，这种限流作用可以帮助减小地弹噪声。串行端接的缺点在于：当信号逻辑转换时，由于R_S 的分压作用，在源端会出现半波幅度的信号，这种半波幅度的信号沿传输线传播至负载端，又从负载端反射回源端，持续时间为2T_D（T_D 为信号源端到终端的传输延迟），这意味着沿传输线不能加入其它的信号输入端，因为在上述2T_D 时间内会出现不正确的逻辑态。并且由于在信号通路上加接了元件，增加了RC 时间常数从而减缓了负载端信号的上升时间，因而不适合用于高频信号通路（如高速时钟等）。

 

4.2.3多负载的端接

在实际电路中常常会遇到单一驱动源驱动多个负载的情况，这时需要根据负载情况及电路的布线拓扑结构来确定端接方式和使用端接的数量。一般情况下可以考虑以下两种方案。

如果多个负载之间的距离较近，可通过一条传输线与驱动端连接，负载都位于这条传输线的终端，这时只需要一个端接电路。如采用串行端接，则在传输线源端加入一串行电阻即可。如采用并行端接（以简单并行端接为例），则端接应置于离源端距离最远的负载处，同时，线网的拓扑结构应优先采用菊花链的连接方式。

图4.9近负载的端接策略

 

如果多个负载之间的距离较远，需要通过多条传输线与驱动端连接，这时每个负载都需要一个端接电路。如采用串行端接，则在传输线源端每条传输线上均加入一串行电阻。如采用并行端接（以简单并行端接为例），则应在每一负载处都进行端接。

图4.10远负载的端接策略

 

4.3屏蔽

屏蔽能够有效的抑制通过空间传播的电磁干扰。采用屏蔽的目的有两个，一个是限制内部的辐射电磁能量外泄出控制区域，另一个就是防止外来的辐射电磁能量入内部控制区。按照屏蔽的机理，我们可以将屏蔽分为电场屏蔽、磁场屏蔽、和电磁场屏蔽。

 

4.3.1  电场屏蔽

一般情况下，电场感应可以看成是分布电容间的耦合，下图是一个电场感应的示意图。

图4.11 电场感应示意图

其中A为干扰源，B为受感应设备，其中Ua和Ub之间的关系为

    Ub=C1*Ua/(C1+C2)

C1为A、B之间的分布电容；C2为受感应设备的对地电容。

根据示意图和等式，为了减弱B上面的地磁感应，使用的方法有

1.   增大A和B之间的距离，减小C1。

2.   减小B和地之间的距离，增大C2。

3.   在AB之间放置一金属薄板或将A使用金属屏蔽罩罩住A，C1将趋向0数值。

相对来说1和2比较容易理解，这里主要针对第3种方法进行分析。由图4.12可以看出，插入屏蔽板后(屏蔽板接地)。就造成两个分布电容C3和C4，其 中C3被屏蔽板短路到地，它不会对B点的电场感应产生影响。而受感应物B的对地和对屏蔽板的分布电容，C3和C4，实际上是处在并联的位置上。这样，B设 备的感应电压ub'应当是A点电压被A、B之间的剩余电容C1'与并联电容C2和C4的分压，即

    Ub=C1'*Ua/(C1'+C2+C4)

图4.12  加入金属板后的电场感应图

由于C1'远小于为屏蔽的C1，所以在B的感应电压就会减小很多。因此，很多时候都采用这种接地的金属罩作为屏蔽物。

以下是对电场屏蔽的几点要点总结：

1.   屏蔽金属板放置靠近受保护设备比较好，这样将获得更大的C4，减小电场感应电压。

2.   屏蔽板的形状对屏蔽效能的高低有明显的影响，例如，全封装的金属盒可以有最好的电场屏蔽效果，而开孔或带缝隙的屏蔽罩可以有最好的电场屏蔽效果，而且开孔或者带缝隙的屏蔽罩，其屏蔽效能会受到不同程度的影响.

3.   屏蔽板的材料以良性导体为佳。对厚度并无特殊要求。

 

4.3.2磁场屏蔽

由于磁场屏蔽通常是对直流或很低频场的屏蔽，其效果和电场屏蔽和电磁场屏蔽相比要差很多，磁场屏蔽的主要手段就是依赖高导磁材料具有的低磁阻，对磁通起分路的作用，使得屏蔽体内部的磁场大大减弱。

对于磁场屏蔽需要注意的几点：

1.   减小屏蔽体的磁阻(通过选用高导磁率材料和增加屏蔽体的厚度)

2.   被屏蔽设备和屏蔽体间保持一定距离，减少通过屏蔽设备的磁通。

3.   对于不可避免使用缝隙或者接风口的，尽量使缝隙或者接风口呈条形，并且顺沿着电磁线的方向，减少磁通。

4.   对于强电场的屏蔽，可采用双层磁屏蔽体的结构。对要屏蔽外部强磁场的，则屏蔽体外层要选用不易磁饱和的材料，如硅钢等；而内部可选用容易到达饱和的高导磁材料。因为第一次屏蔽削弱部分，第二次削弱大部分，如果都使用高导磁，会造成进入一层屏蔽的在一层和二层间造成反射。如果要屏蔽内部的磁场，则相反。而屏蔽体一般通过非磁性材料接地。

 

4.3.3电磁场屏蔽

电磁场屏蔽是利用屏蔽体阻隔电磁场在空间传播的一种措施。和前面电场和磁场的屏蔽机理不同，电磁屏蔽对电磁波的衰减有三个过程：

1.   当电磁波在到达屏蔽体表面时，由于空气与金属的交界面上阻抗不连续，对入射波产生反射，这种反射不要求屏蔽材料必须有一定厚度，只需要交界面上的不连续。

2.   进入屏蔽体的电磁波，在屏蔽体中被衰减。

3.   穿过屏蔽层后，到达屏蔽层另一个屏蔽体，由于阻抗不连续，产生反射，重新回到屏蔽体内。

从上面三个过程看来，电磁屏蔽体对电磁波的衰减主要是反射和吸收衰减。

 

4.4滤波

滤波通常采用三种器件来实现：去耦电容、EMI滤波器和磁性元件。

 

4.4.1去耦电容

当电路在很快的器件高低电平变换的时候，就会产生一系列的正弦谐波分量，这些正弦谐波分量就是我们所说的EMI成分，这些高频谐波会通过和其他设备之间的耦合通道对其他设备造成电磁干扰。合理使用去耦电容就能起到很好的抑制电磁干扰的效果，实际的电容是可以等效图4.13所示的模型：

图4.13电容的等效模型

其中等效串联电阻我们称之为ESR，等效串联电感我们称之为ESL，我们可以计算出这个等效电容的谐振频率为：Fr=1/2π√LC电容的滤波原理就是通过这个频率来确定。小于谐振频率的时，电容体现为容性，而当频率大于谐振频率的时，电容就体现为感性。所以，我们在滤除较为低频的噪 声的时候，就应当选择电容值比较高的电容，想滤去频率较高的噪声，比如我们前面所说的EMI，则应该选择数值比较小的电容。所以，在实际中，我们通常放置 一个1uf到10uf左右的去耦电容在每个电源输出管脚处，来抑制低频成分，而选取O.01uf到O.1uf左右的去耦电容来滤除高频部分。为了获得最佳的EMI抑制效果，我们最好能在每组电源和地的引脚都能安装一个电容，但是如果电源在流出引脚前在Ic内部已经放置去耦电容，那么在引脚处就不必在和每个地之间连接一个电容了．但是这样对IC芯片的成本会相应提高。

 

4.4.2 EMI滤波器

EMI滤波一般是用在对电源线的滤波，它是用来隔离电路板或者系统内外的电源，它的作用是双向的，即可以作为输出滤波，也可以作为输入滤波．EMI滤波器 是由电感和电容组成。比较常见的几种EMI滤波器有：穿心电容，L型滤波器，Ⅱ型滤波器，T型滤波器等。对于不同滤波器的选择，我们通常是通过滤波器接入 端的阻抗大小来决定。如果电源线两端都为高阻，那么易选用穿心电容和Ⅱ型滤波器，但是Ⅱ型滤波器的衰减速度比穿心电容大；如果两端阻抗相差比较大，适宜选择L型滤波器，其中电感接入低阻如果两端都为低阻抗，那么就选用T型滤波器。

 

4.4.3 EMI磁性元件

磁性元件是由铁磁材料构成的，有来抑制EMI，最常见的磁性元件有磁珠，磁环，扁平磁夹子。磁环和磁夹子一般用在连接线上。

磁性元件的工作原理很简单，就是相当于在传输线上串入一电感，厂家一般会提供与下图类似的特性图，设计者必须根据需求来选择相应的磁性元件，在下图中，线上串接一个磁性元件的插入损耗可由下面这个公式计算得出：

  Loss(dB)=20log[(Zs+Zf+Z1)／(Zs+Z1)]

图4.14 磁性元件的特性图

由于磁性元件并不增加线路中的直流阻抗，这使得它非常适合用在电源线上做EMI抑制器件。由于磁珠很小也很容易处理，所以有时候也把它用在信号线上作为EMI抑制器件，但是它掩盖了问题的本质，影响了信号的上升下降时间，除非万不得以或者在设计的最后调试阶段，一般不推荐使用。

 

4.5接地

实际中，信号的基本接地方式有三种，浮地、单点接地和多点接地。

4.5.1浮地

浮地就是指和公共地分开的接地。采用浮地的目的是为了将电路或者设备与公共地或可能引起环流的公共导线隔离开来。浮地还可以使不同电位的电路之间的配合变得简单。由于浮地和其他公共地之间隔离开，所以，一般不会受到其他地上噪声的影响，但是，却容易在浮地上面形成静电的堆积，时间长了就会形成静电干扰。目前有种解决办法是采用大电阻将接浮地设备和大地相连，能够进行静电释放。

 

4.5.2单点接地

单点接地是指在一个电路或者设备中，只有一个物理点被定义接地参考点，电路或者设备中所以的接地信号都接到这个接地点，由于所有的接地信号都接到一起，由 于每个信号接地的距离不一样，很容易使接地点的电平不稳定，而且，更为严重的一个问题是单点接地不适合高频电路或者设备。因为在高频下，信号波长很小，如 果接地线的长度接近λ/4的时候，接地处会形成短路，反射系数为-1，信号会反射回来，达不到接地效果，所以，对于高频电路，不提倡使用单点接地方式 而使用多点接地方式。

 

4.5.3多点接地

多点接地是指设备或电路中的各个接地都直接接到离它最近的接地平面上，以使得各个接地线的长度远小于λ/4。多点接地的优点是比较简单，而且接地线上出现 的高频驻波现象明显减少。但是多点接地系统中的地线回路对系统提出了跟高的要求，保证各个接地点之间的稳定电平和低阻抗是必须注意的一个问题。

 

4.5.4混合接地

由于单点接地和多点接地都存在各自的优缺点，所以，有很多情况下，系统内部将单点接地和多点接地两种混合使用，也就是我们说的混合接地。先将电路中的所有 电路接地特性进行分析、统计，将那些必须多点接地的使用多点接地，而其余的进行单点接地。下图是一种混合接地的方式，对于直流，电容是开路 的，电路是单点接地，对于射频，电容是导通的电路是多点接地。

图4.15 混合接地示意图

良好的接地能够减缓电压瞬变，保证良好的信号回流路径，它是抑制EMI的一种重要手段。特别是将屏蔽和接地配合使用，这样对于高频下的电磁兼容性问题，往往能取到事半功倍的效果。

 

4.6静电防护

表4.2  IEC 61000-4-2测试程度

接触放电		空气放电
等级	测试电压（kV）	等级	测试电压（kV）
1	2	1	2
2	4	2	4
3	6	3	8
4	8	4	15

IEC 61000-4-2标准参考人体模型(HBM)，效仿人体的各种ESD现象。这个完整的ESD标准为用户提供了各种测试方法、环境和测试程度。表 1列举了IEC 61000-4-2的四种测试程度。消费电子一般根据IEC 61000-4-2规范的四级测试：8 kV接触和15 kV空气ESD。该标准相关的波形在图4.16中列出。它的上升时间小于1 ns，达到最大峰值电流50%的延时时间为60 ns。尽管ESD脉冲持续时间短，其电压和电流幅度足以破坏敏感的IC。

图4.16   IEC 61000-4-2的ESD波形

PCB布线是ESD防护的一个关键要素， 合理的PCB设计可以减少故障检查及返工所带来的不必要成本。

在可能的条件下，可以采用具有电源及接地层的多层PCB设计。多层电路板不仅将电源和接地间的回路面积减到最小，而且也减小了ESD脉冲产生的高频EMI电磁场。

如果不能采用多层电路板，那么用于电源线和接地的线必须连接成网格状。网格连接可以起到电源和接地层的作用，用过孔连接各层的印制线，在每个方向上过孔连接间隔应该在6厘米内。

长的信号线也可成为接收ESD脉冲能量的天线，尽量使用较短信号线可以降低信号线作为接收ESD电磁场天线的效率。

尽量将互连的器件放在相邻位置，以减少互连的印制线长度。

PCB设计的其它准则：

避免在PCB边缘安排重要的信号线，如时钟和复位信号等； 将PCB上未使用的部分设置为接地面； 机壳地线与信号线间隔至少为4毫米； 用TVS二极管来保护所有的外部连接。

4.7 本章小结

本章从特性阻抗设计、端接、屏蔽、滤波、接地和静电几部分入手，探讨了解决信号完整性问题的方案。有理论分析，也有经验总结。有电路原理的设计，有PCB方面的对策，也有器件选型方面的建议。

其实具体解决对策不止于此，比如：通过软件对复位程序及多次检测机制的改进可以在一定程度上改善静电问题；同样通过软件，进行扩频（Spectrum Spread）设置，可以把集中在时钟频率的能量打散平均到附近一个很小的带宽区域内，在总能量不变的情况下可以将单位频率范围内的峰值大大降低，当然前提是保护频率的波动不影响系统同步稳定性。

实际设计工作过程中，很可能的一种情况是：“高速”电路和“高频”电路同时存在、数字电路和模拟电路同时存在、电路设计问题和软件设计问题同时存在，电路设计问题/热设计/可靠性设计/工艺设计/结构设计问题同时存在。需要在有限的空间内，用有限的成本，完成高质量的设计，时间当然更是有限。看上去，这给设计提高了很多难度，似乎是“不可能完成的任务”。但这其实也并非是“不可能完成的任务”，系统的复杂度带来了学科的交叉，要求我们现在的设计开发人员具有更全面的知识架构，从整体的高度以矛盾统一的角度看待问题。比如：上述通过软件解决静电或EMI问题。比如：在等离子PDP电视中，由于屏幕前的EMI玻璃和屏幕后的金属后壳组成了一个大屏蔽体，在大部分情况下，我们可以忽略板级的EMI辐射；而同样是因为金属大面积接地，等离子PDP电视的静电性能也可以由结构设计来保证。当然也有比较极端的例子，比如：超高频率的、高密度的、难以散热的PCB上出现的串扰或反射问题这类同时解决多个问题比较棘手的例子，但虽然问题的复杂度增加了，问题解决的手段途径也增多了，协调各种资源，通过合理地选型、仿真、测试和修改，总能在各个参数的兼顾和优化中找到一个比较可行的解决方案。