第二章微处理器系统结构2.1微处理器基本功能和结构2.2微处理器主要性能指标2.3INTEL8086/8088微处理器
2.48086/8088微处理器基本时序2.5INTEL80X86微处理器2.680X8632位编程结构2.
1微处理器基本功能和结构微处理器是微型计算机的核心部件，也称为中央处理单元，简称CPU（CentralPr
ocessingUnit）。它负责微型计算机中各部件的协调，完成指令的执行和数据处理工作。其主要功能包括： 微处理器基本结构
微处理器基本结构包括控制器、运算器、寄存器组等部件。2.2微处理器的主要性能指标微处理器的性能对微型计算
机系统起着举足轻重的影响，微型计算机的很多性能指标都与微处理器性能直接相关。微处理器的主要性能指标包括：工作频率：包括主频、
外频、倍频。主频是微处理器的工作频率，反映微处理器工作节奏的快慢；外频是指系统总线的工作频率，它反映外部设备的工作速度；倍频是指微
处理器工作频率对系统总线工作频率的倍数。三者之间的关系可以用下式表示：主频＝外频
×倍频其它性能指标：包括特殊指令扩展、超线程、流水线、乱序执行、动态执行，以及新一代CPU的双核、多核技术等体系结构方面的技术。
而且体系结构对现代微处理器性能的影响已经超过制造工艺对计算机性能的影响，成为现代微处理器设计的重要技术指标。2.3INTEL
8086/8088微处理器2.3.1Intel8086/8088CPU的基本特点基本性能： 工作频率：5～10MHz
字长：16位 地址总线宽度：20位 数据总线宽度：16位（8086），8位（8088） 生产工艺：3μm，2.9万个晶体
管 工作电压：5V 封装：40脚，双列直插式(DIP)将取指令部件与执行指令部件分开，使它们可以并行工作，从而实现并行流水
线，提高系统运行速度；对内存空间分段管理，利用16位段基址和16位段内偏移地址实现对1MB空间的寻址；设有两种工作模式，分
别支持单处理器工作和多处理器工作；基本指令执行时间为0.3μs～0.6μs。2.3.28086/8088微处理器组成结构
由两个功能部件构成：执行部件EU（ExecutionUnit），主要实现指令和数据处理功能总线接口部件BIU（BusI
nterfaceUnit），主要实现与外界交换数据的功能算术逻辑单元（ALU）：用于算术、逻辑运算功能。标志寄存器FLAG
：用于存放CPU的状态或控制标志。反映CPU最近一次运算结果的一些状况。数据暂存寄存器：协助ALU完成运算，暂存参加运算的数据，
如从内存读入的数据。通用寄存器：用于存放参与运算的数据或数据在内存中的偏移地址。EU控制电路：负责接收从BIU指令队列中取来的
指令，经指令译码后形成定时控制信号，对EU各部件实现特定的控制操作。指令队列缓冲器：存放最多6字节的指令，按“先进先出”原则进
行存取操作。地址加法器：完成20位物理地址计算。段地址寄存器：用于存放段的基地址值。指令指针寄存器IP：指令指针寄存器用于存
放BIU要取出的下一条指令的偏移地址。总线控制电路与内部通信寄存器：总线控制电路用于产生外部总线操作时的相关控制信号；内部通信寄
存器用于暂存总线接口单元BIU与执行单元EU之间交换的信息。EU与BIU并行执行的优势假设计算机处理数据的过
程简化为取指和执行两个步骤组成，如果微处理器只有一个功能部件，则完成一系列指令的过程可描述如下：如果将微处理器的
功能分为EU和BIU两个部件，分别完成取指令和执行指令的操作，虽然单个指令仍然需要取指令再执行，但从指令流角度看，取指令和执行指令
可以同时进行：2.段寄存器8086具有20位地址线，可以寻址1MB的存储空间，但在8086微处理器中所有寄
存器都只有16位长，也就不可能从寄存器中直接得到20位的地址。因此8086采用了分段式的管理模式管理存储空间。分
段地址采用“16位段地址：16位偏移量”模式表示一个20位地址，存放段地址的寄存器称为段寄存器，8086中有4个段寄存器：3．控
制寄存器8086微处理器中有2个用于控制目的的寄存器，一个是指令指针寄存器IP（InstructionPoin
ter），另一个是标志寄存器FLAG（PSW，ProgramStatusWord）。指令控制：指令执行顺序操作控制：各
部件功能协调时序控制：各信号时序数据加工：算术/逻辑运算运算器ALU（ArithmeticLogicUnit）：计算机
的核心功能部件，主要负责算术、逻辑运算等数据加工功能。控制器CU（ControlUnit）：计算机的指挥控制中心，负责按照一定
顺序自动读取程序中的指令，将指令译码后产生相应控制信号，控制各部件协同工作。寄存器组RS（RegisterSet）：是CPU中
暂存数据和指令的逻辑部件，用于临时存放数据或地址。除此以外，微处理器常常还包括一定的高速缓存部件。工作频率处理器字长
前端总线速度地址总线宽度数据总线宽度高速缓冲容量和级数生产工艺等处理器字长：反映微处理器单次数据处理能力，字长越
长表示单次处理数据能力越强。前端总线速度（FSB）：前端总线指主板芯片组中的北桥芯片与CPU之间传输数据的通道，因此也称为CPU
的外部总线。它反映CPU与内存和显示部件之间交换数据的能力，前端总线速度越快，CPU与外界交换信息的能力越好，有利于提高整体处理速
度。地址总线宽度：描述微处理器可以访问物理存储空间的重要指标。微处理器通过地址总线表达其访问数据所在的地址，地址总线越多则表示该
微处理器可以给出的物理地址数越多，可以连接的物理内存就越大。数据总线宽度：描述微处理器与外界交换数据能力的一个重要指标。微处理
器每一根数据线表示一个比特数据，数据线越多则表示每一次与外界交换的数据位数就越多，相对交换速度就越快。高速缓存容量和级数：高速缓
存（Cache）是设置在微处理器内部的一种存储器。由于其存取速度要比内存高一个数量级，可以达到与微处理器部件同频的工作速度，因此利
用高速缓存可以提高处理器的工作效率。Cache根据速度和位置不同可分一级（L1）、两级（L2）或三级（L3）。生产工艺：不同的生
产工艺对CPU的功耗和工作频率有较大影响，生产工艺越先进CPU功耗越低，工作频率越高。主要特点：执行部件EU、总线接口部件BI
U。AHALBHBLCHCLDHDLSPBPSIDICSDSSSESIP124653
标志寄存器总线控制逻辑指令队列EU控制ALU地址加法器∑BIU单元EU单元AXBXCXDX内存
接口EU中各部件功能如下：BIU中各部件的功能如下：……空闲忙空闲忙空闲忙系统总线……执行3取指令3
执行2取指令2执行1取指令1CPU……忙忙忙忙忙忙系统总线……执行5执行4执行3执行2执行
1EU……取指6取指5取指4取指3取指2取指1BIU很显然，采用两个功能部件独立运行时，效率比
单个部件提高了近一倍！2.3.38086/8088微处理器的寄存器结构1.通用寄存器8086微处理器中
有8个通用寄存器，每个寄存器长度为16位，用于存放数据或地址，8个通用寄存器分别是：累加器 AX（AH＋AL） Accumu
lator基址寄存器 BX（BH＋BL） Base计数寄存器 CX（CH＋CL） Counter数据寄存器 DX
（DH＋DL） Data堆栈指针寄存器 SP StackPointer基址指针寄存器 BP BasePoint
er源变址寄存器 SI SourceIndex目的变址寄存器 DI DestinationIndex代码段寄
存器 CS CodeSegment数据段寄存器 DS DataSegment堆栈段寄存器 SS StackSegment
附加段寄存器 ES ExtraSegment8086存储器的分段管理存储器的物理地址8086微处理器以字节
为最小基本存储单元进行顺序编址。地址共有20位，即可以访问1M个地址空间(220=1024K=1M),其地址编号从00000H到F
FFFFH，称为物理地址。存储器的逻辑地址为了便于使用和管理，8086微处理器的1M地址空间，被分为若干段，每一段
是一个小于等于216=64K的连续存储空间。采用段地址：偏移地址的方式表示，称为逻辑地址。如，逻辑地址2000H:010
0H逻辑地址中段地址表示段的起始地址，是该段的最低地址。而偏移地址表示相对于起始地址的距离。8
086同时可有4个段被激活（称当前段）。它们是代码段、数据段、堆栈段、附加段。其段地址分别保存于CS，DS，SS，ES中。代码段
00000H00001H…………FFFFFHFFFFEH数据段堆栈段附加段CSESSSDS分段要求：
〈1〉保持16个字节或其整数倍为段地址间距。〈2〉16位段寄存器表示段基址。段寄存器加1实际上存储器地址加16。〈3〉段可连续
、分散、重迭。可以表示为0100H：0023HPA=0100H×10H+0023H=01023H偏移23H偏移03H
也可表示为0102H：0003HPA=0102H×10H+0003H=01023H00000H00001H…………
FFFFFHFFFFEHXX01023H01000H01001H01002H……01022H01021H010
20H0100H：0000H0102H：0000H0102H：0001H0100H：0001H【例】对于物理地址0102
3H单元逻辑地址（LA）与物理地址（PA）的转换需要作如下计算：20位物理地址(PA)=（16位段地址）×16
＋（16位偏移地址）IP用于保存微处理器下一条待执行指令的地址（偏移量）标志寄存器FLAG保存了两组状态信息，一组是微处理
器当前的运行状态，称为控制标志；另一组是微处理器执行上一条指令后的结果信息，称为状态标志。TFDFIFOFSFZFA
FPFCF控制标志状态标志跟踪状态标志：标示CPU运行结果的状态。结果为零、为负、产生进位或借位等。半进位奇偶进
位零符号溢出中断方向控制标志：控制CPU的运行状态。控制指令操作方向DF=1操作地址递减；DF=0操作地址递增。
方向标志DF(DirectionFlag)控制可屏蔽中断IF=1CPU接受外部中断；IF=0CPU不接受外部中断；
中断允许标志IF(InterruptEnableFlag)控制标志跟踪程序进行调试TF=1CPU单步运行；
TF=0CPU正常运行；跟踪标志TF(TrapFlag)有符号数运算是否出错OF=1有符号数运算产生溢出；OF=0运
算结果未溢出；溢出标志OF(OverflowFlag)利用运算结果进行数值判断等SF=1运算结果符号为负；SF=0运算
结果符号为正；符号标志SF(SignFlag)判断运算结果是否为零或相等ZF=1运算结果为零；ZF=0运算结果不为零；
零标志ZF(ZeroFlag)辅助进行BCD码运算调整AF=1低4位有进位或借位；AF=0低4位无进位或借位；辅助进
位标志AF(AuxiliaryCarryFlag)检查通信时传送的数据是否正确PF=1低8位有偶数个1；PF=0低8位
有奇数个1；奇偶标志PF(ParityFlag)状态标志表示数值运算结果是否产生进位或借位CF=1最高位产生进位
或借位；CF=0最高位无进位或借位；进位标志CF(CarryFlag)类别功能说明名称标志位Vcc40AD
1539A16/S338A17/S4373635BHE/S73433323130292827DE
N(S0)26ALE(QS0)252423READY22RESET21A18/S5A19/S6123
4567891011121314151617181920MN/MXRDHLDA(RQ/GT1
)HOLD(RQ/GT0)WR(LOCK)M/IO(S2)TESTINTA(QS1)DT/R(S1)AD14AD1
3AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0GNDNMI
INTRCLKGND8086CPU2.3.48086微处理器的引脚及功能1、地址总线和数据总线（1）AD0
~AD15地址数据线T1：为地址线，A0~A15单向输出三态T2～T4：为数据线双向三态，D0~D
15（2）A19/S6~A16/S3地址/状态线，单向三态BHE/S7（3）2、控制总线Vcc40AD1539
A16/S338A17/S4373635BHE/S73433323130292827DEN(S0)
26ALE(QS0)252423READY22RESET21A18/S5A19/S6123456
7891011121314151617181920MN/MXRDHLDA(RQ/GT1)HOL
D(RQ/GT0)WR(LOCK)M/IO(S2)TESTINTA(QS1)DT/R(S1)AD14AD13AD1
2AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0GNDNMIINTR
CLKGND8086CPUMN/MX=0，最大工作模式=1，最小工作模式（1）MN/MX工作模式信号（2）N
MI,不可屏蔽中断,单向、输入CPU不可以进行屏蔽。执行完本条指令后控制转移到中断服务程序。（如掉电等特殊情况）（3）IN
TR，可屏蔽中断,单向、输入。只有当IF=1时外设的中断请求才可能被响应。当IF=0时所有的中断申请均不能响应。M/IOM
/IO=0，选择I/O端口=1，选择存储器存储器、I/O端口选择信号，单向，输出（4）读操作有效信号，单向、输出M/I
O配合完成MEM和I/O读操作RD（5）=0，读I/O端口=0，读存储器RDRDM/IO=0=1与（6）C
LK主时钟引入线4.77M~10M为8088和8086的主时钟。（7）RESET复位信号，单向、输入（8）READY准备好
信号，单向、输入Vcc40AD1539A16/S338A17/S4373635BHE/S7343332
3130292827DEN(S0)26ALE(QS0)252423READY22RESET21A1
8/S5A19/S61234567891011121314151617181920MN
/MXRDHLDA(RQ/GT1)HOLD(RQ/GT0)WR(LOCK)M/IO(S2)TESTINTA(QS1)
DT/R(S1)AD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD
2AD1AD0GNDNMIINTRCLKGND8086CPU（10）GND、VCCVCC=+5V，GN
D=0V电源的正负极。最小工作模式下的控制信号：TEST测试信号，单向、输入。（9）=0，写I/O端口=0，
写存储器WRWRM/IO=0=1写操作有效信号，单向、输出M/IO配合完成MEM和I/O写操作WR（11）与
INTA（12）可屏蔽中断应答信号，单向、输出（13）ALE地址锁存信号，单向，输出。T1：锁存AD0~
AD15上的地址信号，经锁存器得到A0~A19地址总线。Vcc40AD1539A16/S338A17/S437
3635BHE/S73433323130292827DEN(S0)26ALE(QS0)25242
3READY22RESET21A18/S5A19/S6123456789101112131
4151617181920MN/MXRDHLDA(RQ/GT1)HOLD(RQ/GT0)WR(LOCK)M
/IO(S2)TESTINTA(QS1)DT/R(S1)AD14AD13AD12AD11AD10AD9AD8
AD7AD6AD5AD4AD3AD2AD1AD0GNDNMIINTRCLKGND8086CPUDEN
（14）数据允许，单向，输出。数据接收，外部至CPU数据发送，CPU至外部DT/R=0=1数据收发信号，单
向，输出。（15）DT/R（16）HOLD总线请求，单向、输入总线请求部件发出HOLD=1，产生一个总线请求。（
17）HLDA总线应答，单向、输出Vcc40AD1539A16/S338A17/S4373635BHE/S7
3433323130292827DEN(S0)26ALE(QS0)252423READY22RE
SET21A18/S5A19/S6123456789101112131415161718
1920MN/MXRDHLDA(RQ/GT1)HOLD(RQ/GT0)WR(LOCK)M/IO(S2)TEST
INTA(QS1)DT/R(S1)AD14AD13AD12AD11AD10AD9AD8AD7AD6AD5A
D4AD3AD2AD1AD0GNDNMIINTRCLKGND8086CPU最大工作模式下的控制信号：（
1）QS0、QS1，指令队列状态，单向、输出。QS1QS000无操作01第一
字节10队列空11 后续字节Vcc40AD1539A16/S338A17
/S4373635BHE/S73433323130292827DEN(S0)26ALE(QS0)2
52423READY22RESET21A18/S5A19/S612345678910111
21314151617181920MN/MXRDHLDA(RQ/GT1)HOLD(RQ/GT0)WR(L
OCK)M/IO(S2)TESTINTA(QS1)DT/R(S1)AD14AD13AD12AD11AD10AD
9AD8AD7AD6AD5AD4AD3AD2AD1AD0GNDNMIINTRCLKGND8086C
PU（2）机器周期状态，输出，三态S2、S1、S0提供当前总线机器状态信号作为8288的输入信号编码，由8288输
出控制信号000中断响应001读I/O01
0写I/O011暂停100取指10
1读存储器110写存储器111无效S2S
1S0Vcc40AD1539A16/S338A17/S4373635BHE/S7343332
3130292827DEN(S0)26ALE(QS0)252423READY22RESET21A1
8/S5A19/S61234567891011121314151617181920MN
/MXRDHLDA(RQ/GT1)HOLD(RQ/GT0)WR(LOCK)M/IO(S2)TESTINTA(QS1)
DT/R(S1)AD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD
2AD1AD0GNDNMIINTRCLKGND8086CPU总线请求信号，输出、输入。（3）RQ/G
T0RQ/GT1LOCK总线封锁信号，输出。（4）Vcc40AD1539A16/S338A17/S43
73635BHE/S73433323130292827DEN(S0)26ALE(QS0)2524
23READY22RESET21A18/S5A19/S612345678910111213
14151617181920MN/MXRDHLDA(RQ/GT1)HOLD(RQ/GT0)WR(LOCK)
M/IO(S2)TESTINTA(QS1)DT/R(S1)AD14AD13AD12AD11AD10AD9AD8
AD7AD6AD5AD4AD3AD2AD1AD0GNDNMIINTRCLKGND8086CPUSS
0(HIGH)MN/MXRDVcc40A1539A16/S338A17/S4373635343332
3130292827DEN(S0)26ALE(QS0)252423READY22RESET21A1
8/S5A19/S61234567891011121314151617181920HL
DA(RQ/GT1)HOLD(RQ/GT0)WR(LOCK)TESTINTA(QS1)DT/R(S1)IO/M(S2)
A14A13A12A11A10A9A8AD7AD6AD5AD4AD3AD2AD1AD0GNDNM
IINTRCLKGND8088CPUVcc40AD1539A16/S338A17/S4373635
BHE/S73433323130292827DEN(S0)26ALE(QS0)252423READY
22RESET21A18/S5A19/S612345678910111213141516
17181920MN/MXRDHLDA(RQ/GT1)HOLD(RQ/GT0)WR(LOCK)M/IO(S2)
TESTINTA(QS1)DT/R(S1)AD14AD13AD12AD11AD10AD9AD8AD7AD6
AD5AD4AD3AD2AD1AD0GNDNMIINTRCLKGND8086CPU3、8086CPU
8088CPUSS0(HIGH)IO/M(S2)M/IO(S2)BHE/S7AD8~AD15A8~
A15T2—T4为状态S3—S6同上也采用分时复用区分开。S4S3当前正在使用的段寄存器的编码。
00——ES01——SS1?0——CS1?1——DSS5 ：08086当前中断禁止与IF标志相同=1
8086当前中断允许S6：=0 8086当前与总线相连=1 8086当前未与总线相连T2—T4为状态S3—S6
同上也采用分时复用区分开。S4S3当前正在使用的段寄存器的编码。00——ES01——S
S1?0——CS1?1——DSS5 ：08086当前中断禁止与IF标志相同=18086当前中断允许S6：=0 80
86当前与总线相连=1 8086当前未与总线相连输入4个T时钟的高电平有效信号产生一个有效复位操作，使IP、DS
、SS、ES=0000H，CS=FFFFH。8086开机（复位）后的第一条指令的地址FFFF0H。这是一个高地址区。DOS：0
0000H——9FFFFH的640K为程序区A0000H——FFFFFH的360K为BIOSROM，显示缓
冲区即DOS的保留数据区。WAIT指令后，外设输入=0可脱离WAIT状态。该状态下CPU空操作，始终处于T1地址周期。（是唯一可
以脱离WAIT方法）〈2〉2、1、0机器周期状态，输出三态26、27、28脚提供当前总线机器状态信号作为8288的输入信号
编码，由8288输出控制信号。P77表4-7为当前周期状态对应操作。无源操作：210=111全高电平，表明操作过程即将结束。加一
个新的总线周期尚未开始。实际上是一种等待状态。而在T4周期210只要有一个为高电平就表明一个新周期开始。其作用图于下：828
8210CBUS〈3〉总线封锁信号输出 29引线，由LOCK
指令前缀产生，=0对外输出一个低电平表示当前指令已经封锁了总线，另外的总线主设备不能申请总线使用权。〈4〉0、1总线请求允计信号
，双向 0=0输入，外主设备向CPU请求总线使用权 0=0输出，CPU向外主设备应答，表示总线请求已经允许。0比1有更高的优
先权。当两个主设备同时产生总线请求时，首先响应接在0上的设备，结束后再响应1上的设备。〈5〉8288总线控制器 P206图4-
4中可见其结构图。1）结构译码器：译码210的输入信号命令信号发生器：产生总线命信号 控制信号控制信号发
生器：总线控制信号。控制电路：8288工作状态控制电路与210共同产生控制信号的译码，并执行。2）8288输出的控制信号AL
E：地址锁存信号，输出T0周期ALE=1产生一个锁存命令。：收发方向 控制8286的双向数据信号的输入输出D
EN：数据输出允许信号：存贮器读信号，低电平有效，相当于=1，=0：IO读信号，低电平有效，相当于=0，=0：存贮器写信号，
低电平有效，相当于=1，=0：超前存贮器写，低电平有效。较提前一个T周期增加写的时间，改善写的稳定性。：I/O写信号，相当于=
0，=0：超前I/O写信号，作用与相同，只是对应于IO设备。：中断响应信号。〈2〉2、1、0机器周期状态，输出三态26、
27、28脚提供当前总线机器状态信号作为8288的输入信号编码，由8288输出控制信号。P77表4-7为当前周期状态对应操作。无
源操作：210=111全高电平，表明操作过程即将结束。加一个新的总线周期尚未开始。实际上是一种等待状态。而在T4周期210只要有一
个为高电平就表明一个新周期开始。其作用图于下：8288210C
BUS〈3〉总线封锁信号输出 29引线，由LOCK指令前缀产生，=0对外输出一个低电平表示当前指令已经封锁了总线，另外的总
线主设备不能申请总线使用权。〈4〉0、1总线请求允计信号，双向 0=0输入，外主设备向CPU请求总线使用权 0=0输出，CP
U向外主设备应答，表示总线请求已经允许。0比1有更高的优先权。当两个主设备同时产生总线请求时，首先响应接在0上的设备，结束后再响
应1上的设备。〈5〉8288总线控制器 P206图4-4中可见其结构图。1）结构译码器：译码210的输入信号命令信号发生
器：产生总线命信号 控制信号控制信号发生器：总线控制信号。控制电路：8288工作状态控制电路与210共同产生
控制信号的译码，并执行。2）8288输出的控制信号ALE：地址锁存信号，输出T0周期ALE=1产生一个锁存命令。：收发方向
控制8286的双向数据信号的输入输出DEN：数据输出允许信号：存贮器读信号，低电平有效，相当于=1，=0：
IO读信号，低电平有效，相当于=0，=0：存贮器写信号，低电平有效，相当于=1，=0：超前存贮器写，低电平有效。较提前一个T周
期增加写的时间，改善写的稳定性。：I/O写信号，相当于=0，=0：超前I/O写信号，作用与相同，只是对应于IO设备。：中断响
应信号。〈2〉2、1、0机器周期状态，输出三态26、27、28脚提供当前总线机器状态信号作为8288的输入信号编码，由828
8输出控制信号。P77表4-7为当前周期状态对应操作。无源操作：210=111全高电平，表明操作过程即将结束。加一个新的总线周期
尚未开始。实际上是一种等待状态。而在T4周期210只要有一个为高电平就表明一个新周期开始。其作用图于下：8288210
CBUS〈3〉总线封锁信号输出 29引线，由LOCK指令前缀产生，
=0对外输出一个低电平表示当前指令已经封锁了总线，另外的总线主设备不能申请总线使用权。〈4〉0、1总线请求允计信号，双向 0=
0输入，外主设备向CPU请求总线使用权 0=0输出，CPU向外主设备应答，表示总线请求已经允许。0比1有更高的优先权。当两个主
设备同时产生总线请求时，首先响应接在0上的设备，结束后再响应1上的设备。〈5〉8288总线控制器 P206图4-4中可见其结构
图。1）结构译码器：译码210的输入信号命令信号发生器：产生总线命信号 控制信号控制信号发生器：总线控制
信号。控制电路：8288工作状态控制电路与210共同产生控制信号的译码，并执行。2）8288输出的控制信号ALE：地址锁存信
号，输出T0周期ALE=1产生一个锁存命令。：收发方向 控制8286的双向数据信号的输入输出DEN：数据输出
允许信号：存贮器读信号，低电平有效，相当于=1，=0：IO读信号，低电平有效，相当于=0，=0：存贮器写信号，低电平有效，相当于=1，=0：超前存贮器写，低电平有效。较提前一个T周期增加写的时间，改善写的稳定性。：I/O写信号，相当于=0，=0：超前I/O写信号，作用与相同，只是对应于IO设备。：中断响应信号。〈2〉2、1、0机器周期状态，输出三态26、27、28脚提供当前总线机器状态信号作为8288的输入信号编码，由8288输出控制信号。P77表4-7为当前周期状态对应操作。无源操作：210=111全高电平，表明操作过程即将结束。加一个新的总线周期尚未开始。实际上是一种等待状态。而在T4周期210只要有一个为高电平就表明一个新周期开始。其作用图于下：8288210CBUS〈3〉总线封锁信号输出 29引线，由LOCK指令前缀产生，=0对外输出一个低电平表示当前指令已经封锁了总线，另外的总线主设备不能申请总线使用权。〈4〉0、1总线请求允计信号，双向 0=0输入，外主设备向CPU请求总线使用权 0=0输出，CPU向外主设备应答，表示总线请求已经允许。0比1有更高的优先权。当两个主设备同时产生总线请求时，首先响应接在0上的设备，结束后再响应1上的设备。〈5〉8288总线控制器 P206图4-4中可见其结构图。1）结构译码器：译码210的输入信号命令信号发生器：产生总线命信号 控制信号控制信号发生器：总线控制信号。控制电路：8288工作状态控制电路与210共同产生控制信号的译码，并执行。2）8288输出的控制信号ALE：地址锁存信号，输出T0周期ALE=1产生一个锁存命令。：收发方向 控制8286的双向数据信号的输入输出DEN：数据输出允许信号：存贮器读信号，低电平有效，相当于=1，=0：IO读信号，低电平有效，相当于=0，=0：存贮器写信号，低电平有效，相当于=1，=0：超前存贮器写，低电平有效。较提前一个T周期增加写的时间，改善写的稳定性。：I/O写信号，相当于=0，=0：超前I/O写信号，作用与相同，只是对应于IO设备。：中断响应信号。 |
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