ASIC新思维：从2D到3D——TSV的挑战与未来
【作者】林崇铭，SiP/3D IC专案处处长，创意电子公司
随着集成电路工艺从微米向纳米迈进，将平面IC往立体或三维发展的硅穿孔(TSV)技术应运而生。在向3D发展进程中，2.5D技术以优越的性能和更低的成本可以满足当前设计要求。
集成电路自1958年由德州仪器公司Jack Kilby发明以来，技术与效能飞跃进步。1990年代，半导体产业开始掀起系统级芯片(SoC)技术热潮，在单一芯片上整合逻辑、存储器、运算与其他功能的电路，提供具备系统层级整合(SLI)概念的芯片解决方案，以减少系统中芯片使用的数目，成为当今IC设计概念的主流技术。
英特尔的共同创办人葛登?摩尔在1965年发表了后来被称为摩尔定律的论文，其大意是在相同面积上的晶体管数目每隔一段时间(先是18个月，后修改为两年)会增加一倍，这也代表着IC的效能倍增而单位成本却减半。四十多年来，摩尔定律有如预言般神奇地也几乎是准确地预测了IC产业制程技术不断推陈出新的时间与速度。但当半导体制程进入纳米世代后，光刻技术、功耗等技术难度愈来愈高，摩尔定律是否持续有效则备受质疑，各种摩尔定律将要失效的预测时有所闻，有从技术层面分析，也有从经济层面分析，失效时间有的说2~3年，也有说十余年以后，不一而足。
SoC与SiP的比较
随着SoC制程技术从微米向纳米的快速演进，单一芯片内所能容纳的晶体管数目将愈来愈多，同时提高了SoC的整合能力，并满足系统产品对低功耗、低成本及高效能的要求。然而，当半导体制程进入纳米世代后，SoC所面临的各种问题，包括制程微缩存在技术瓶颈且成本愈来愈高、SoC芯片开发的成本与时间快速攀升、异质化整合的难度快速提高以及产品生命周期变短、上市时间的压力变大，也愈来愈难以解决。在此种情形下，系统级封装(SiP)技术有了发展的机会。一般而言，SiP具有以下优点：微型化，可异质整合，可降低系统板级成本，可缩短产品上市时间，可提高产品效能。
尽管SiP有很多优点，但也碰到不少困难：1. 裸片(KGD)的货源及管理：电针测试有难度，并不是拥有IC成品的供应商就都能提供KGD，尤其对使用非逻辑类型产品如模拟器件、RF器件等IC更为困难。另外KGD难免碰到制程转换或停产问题，可能迫使SiP中途更换KGD。2. 芯片/封装/系统板协同设计与协同仿真：技术复杂度与困难度会随着SiP内整合的芯片增加以及传输速度的提高而升高。3. 散热：芯片愈多，封装内空间愈窄，散热问题愈不容易解决。4. 良率与不良品分析：SiP整合进来的芯片愈多对于良率的挑战愈高，不良品分析变得更复杂。5. 效能：SiP在速度、带宽与功耗等效能上仍略逊于SoC，其主要原因在于芯片与芯片间连接线长度虽比用PCB短，但与SoC比仍相对较长，会有额外的阻抗、电容，从而造成速度推迟。
由于SoC与SiP各有所长，也可彼此相辅相成，弥补各自的短处，但毕竟难以尽善尽美符合各种不同需求，因此半导体业者也开始思考革命性的解决方案，希望IC能够达到以下要求：整合：IC要以更先进工艺整合更多功能(More than Moore)；连结：拥有多核以达较快速度、较高带宽、更多I/O数、更低功耗、减少发热；方便：封装要轻薄短小，驱动电压变低，耗电量低；价格：IP或模组可以重复使用，产品上市时间要快。
3D IC TSV的契机与挑战
对上述IC要求，SiP虽也可以部分满足，但对于无止境的需求还是难免捉襟见肘，因此效仿SiP堆叠的方式，将原本是平面IC往立体或三维发展的硅穿孔(TSV)技术也就应运而生。而摩尔定律的延续也因此变得更为容易。
事实上TSV技术并不新，2007年东芝就将其用在影像感测模组(CIS)，但主要是为减少其正面受光的感测芯片的体积，TSV穿透芯片内部与背面的封装基板连接，之后意法半导体也有相关技术推出。CIS的TSV主要目的在解决封装问题，并不在芯片的堆叠。
以TSV技术堆叠的芯片最早应是2006年三星推出的16GB Flash存储器，接着尔必达在2009年表示已开发完成8GB的DDR3 DRAM，三星也在2010年底公布8GB DDR3 DRAM，2011年8月再公布32GB DDR3。
到目前为止，以TSV技术进行堆叠，虽然也有CPU及存储器，但基本上是同质的，IC设计工程师梦想中实现多种不同功能的异质整合3D IC却一直未出现，究其原因，成本当然是最主要的考量，但设计复杂性(包括缺少EDA工具、耗电及散热问题)、封装与测试(包括KGD的货源、Micro Bump的测试、良率)以及供应链的整合也是很重要的考量因素。
因此在异质芯片堆叠的3D IC推出之前，将这些异质芯片以平面置放(Side by Side)方式摆放在硅载板上，硅载板再以TSV技术与封装基板连接，所谓的2.5D IC也就应运而生。因此3D IC可称为革命性改变，而2.5D IC则是进化性改变。虽然是进化性改变，2.5D IC确能有许多3D IC的好处，但技术困难度与成本就相对低很多。因此一般看法，2.5D IC在未来的1~2年内就可以看到较大量的应用，而3D IC则要再等一段时间后方可见其身影。
全世界最大的FPGA供应商赛灵思2011年公布了以其所谓的SSIT技术，将28nm芯片置放于65nm的硅载板上，以TSV及微凸块连接封装基板，可称为是2.5D IC的发轫，该公司宣称这种技术在良率、FPGA性能、功耗、延迟及带宽等各方面都有可观的进步。
不管2.5D IC还是3D IC，高带宽低功耗都是其想达到的目的，而存储器KGD是最多会被整合进去的产品。但先前SDRAM的总线最大是64位，明显不够，因此提高SDRAM总线宽度的呼声一直不断，而Wide IO被识为最具优势的解决方案。
JEDEC也因此成立专案小组，2011年12月JEDEC公布JEDEC Standard JESD229 (Wide IO Single Data Rate)，将移动设备的总线宽度一举提高到512位，预计2012年底或者稍后还会再公布电信网络用高带宽存储器(HBM)1024位的Wide IO标准，也算是在3D IC的发展路程上再进一步。
基本上2.5D或3D IC也是将各种不同功能的芯片整合堆叠，前面所提到的SiP技术困难点，2.5D/3D IC一样会碰到，而且更加棘手，因此拥有解决SiP技术的经验与方法一定会对进入2.5D/3D IC世代有所助益。
另外一个问题是供应链的整合。在SiP流程中，封装厂一向是扮演整合者角色，SoC和不同的KGD分别在不同的晶圆厂制造与针测后，运送到封装厂进行必要的整合与堆叠，再加以封装。但在2.5D/3D IC时代，不只硅载板是比较接近晶圆厂的制程，当3D IC芯片须要在电路区钻TSV时，技术困难度大大提高，这部分也是晶圆厂更为专业，因此整合者角色是否须移至晶圆厂，或是封装厂也跨进此一领域，还需半导体业界整合出一有效率、低成本的解决方案。
创意电子从2004年开始提供SiP服务，过去三年其SiP占营收比重都在30%以上，是SiP服务的领导厂商，多年来建立的深厚技术能力，加上与TSMC间的密切合作关系，也是最有能力、最快能跨入2.5D/3D IC设计服务的厂商，目前计划从2013年第一季度就开始提供客户2.5D IC的服务。
(本文原文刊载于《集成电路应用》杂志2012年第7期，转载请注明出处。)
