Verilog HDL 之 顺序脉冲发生器 一、原理 在数字电路中,能按一定时间、一定顺序轮流输出脉冲波形的电路称为顺序脉冲发生器。 在数字系统中,常用来控制某些设备按照事先规定的顺序进行运算或操作。 二、实现 在设计文件中输入Verilog代码 1 /****************************** 分频模块 *************************************/ 2 3 `timescale 1 ns / 1 ps 4 module qu_dou ( clk ,rst , a ,b ); 5 6 input clk ; 7 wire clk ; 8 input rst ; 9 input a ; 10 wire a ; 11 12 output b ; 13 reg b ; 14 15 reg [31:0] cnt ; 16 reg clkout ; 17 always @ ( posedge clk or negedge rst ) 18 begin 19 if ( rst == 1'b0 ) 20 cnt <= 0 ; 21 else begin if ( a==1'b1 ) begin 22 if ( cnt >= 32'd3000000 ) 23 b <= 1 ; 24 else 25 cnt <= cnt + 1'b1 ; 26 27 end 28 else begin b <= 1'b0 ; 29 cnt <= 0 ; 30 end 31 end 32 end 33 34 35 endmodule 功能实现 1 `timescale 1 ns / 1 ps |
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