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高速脉冲信号采集装置的设计

 共同成长888 2013-07-30

高速脉冲信号采集装置的设计

高速脉冲信号存储测试装置的设计

1 概述

本文是对某高速脉冲信号的测试(以下简称监测系统)需求而设计的存储测试系统方案。方案包括技术要求、测试系统构成框架、模数采集、高速静态RAM(以下简称SRAM)存储、FLASH存储与输出、接口设计以及部分技术指标,并简单描述了相关设计思想和原理。

2 技术要求 2.1待测信号特征 2.1.1测试通道一

信号电平区间:300mV(零点和具体范围待定);

信号上升/下降时间:50ns(具体数值待定);

2.1.2测试通道二

信号电平区间:1V(零点和具体范围待定);

信号上升/下降时间:50ns(具体数值待定);

2.1.3测试通道三

信号电平区间:5V(零点和具体范围待定);

信号上升/下降时间:50ns(具体数值待定);

2.2 测试系统特征

2.2.1测试时序

外部信号触发后,系统启动三路信号的采集与存储,单通道连续采集时间长度为30ms;

2.2.2 分辨率与采样速率

考虑到脉冲信号特性,所选型的模数转换器8位即可满足要求;

由上述信号上升时间Tr=50ns,可以确定信号功率覆盖频谱约在0.5/Tr=10MHz左右。依据香农定理,采样速率选择为2倍信号频谱时,也即20MHz的采样速率即可恢复信号特征。在此基础上,高速脉冲信号采集装置的单通道采样率选择为80MHz,

2.2.3 存储容量

单通道所需存储容量为=单通道采样周期/单次采样周期=30ms/12.5ns= 2.4M字节。      

2.2.4 关键位置采样点数

关键点: 40(拟定采样率为80MHz,关键时间段300ns内所取的点数为24)

2.2.5 数据输出接口

通信传输接口:RS422;

传输通道个数:1个或3个;

数据传输速率:待定;

2.2.6 电源与输入输出隔离

电源:5V

隔离特性待定

2.2.7 测试系统尺寸

    约15cm*10cm*5cm;

3测试系统构成框架

根据信号特性以及测试方法的需要,测试系统的功能构成包括电源分配、时钟产生、信号调理、数据采集、静态RAM(SRAM)与FLASH存储、逻辑控制与解析、数据传输等七个基本功能模块,功能模块间关系见图1。电源分配提供测试系统内器件所用电源;时钟发生模块为控制接口与时序逻辑提供基本时钟;信号调理将外部输入高速脉冲信号调理为适合采样的电平值;外部触发信号一有效的条件下,时钟发生、控制接口与时序模块、数据采集模块共同完成数据采集与高速SRAM存储;采样完毕后,逻辑控制与解析模块解析暂存后的数据,并写入FLASH存储器中;外部触发信号二有效后,逻辑控制与解析模块将数据以固定协议输出至RS422接口。

图1 高速脉冲信号采集装置功能框图

3.1 电源分配

电源分配为测试系统中有源器件提供电源,确保最大负载下测试系统的正常工作。依据选型器件工作电压范围不同,将供电轨道划分为3.3V和5V两种。功能模块中信号调理、数据采集与接口、部分时钟发生采用5V电压轨,其余均采用3.3V供电。

在电源调整上,采用开关式低压差线性稳压管确保大电流下较高的电源使用效率;结合使用纹波较小的稳压管提供对电源精度要求高的支持。

3.2 时钟产生

时钟产生电路为控制接口与时序逻辑提供基本时钟输出。依据数据采样、SRAM存储电路以及接口控制电路的同步策略,时钟产生模块分别输出20MHz与25MHz的基本时钟至锁相环电路,倍频4倍后,分别驱动数据采集器与SRAM存储接口、微控制器接口;

3.3 信号调理

由于外部信号特征与数据采集器之间电平的不匹配特性,在测试系统中采用电平调整与衰减的方法调整外部输入信号,以适配数据采集器输入信号特征要求;在信号复现过程中,将根据具体通道输出原始信号。测试装置中信号调理的路径框图见图2。

图2 输入信号信号调理框图

经过信号调理模块后,输出信号电平将处于2V-3V区间内,信号带宽保持在20MHz内。

3.4 数据采集

外部触发信号一有效后,数据采集器的输入时钟有效,驱动数据采集器以既定采样速率完成各通道的数据采集;单次数据转换结束后,由数据采集接口读取数字量;30ms采样周期结束后,数据采集器的输入时钟无效,并进入掉电模式。具体的模数转换参数详见附表3。

图3 采样位置示意图

数据采集的关键点起始位置对于准确获取脉冲信号的幅值有一定的影响,以待测信号峰峰值时间为50ns,采样速率为80 MSPS为例。如图3所示,该数据采样点位置准确的覆盖了该信号的关键点信息;数据采样点位置的发生具有随机性,以偏差最大接近一个周期为例,在电平上行速率较小的条件下,所采集到的峰值不会有大的变化,但电平变化斜率减小。在电平上行速率较大的条件下,所采集到的峰值与真实值差偏差较大。假设刻度4所示点的信号斜率为du/dt,则所获取到的峰峰值差别为(12.5*du/dt-U5)。由此可见,如果波形4以后上行变化速率不大,则获取到的峰峰值与真实值差别较小,否则,差别较大。

数据采集模块中,模数转换器状态的控制与单次转换后数字量的及时读取是设计重点,采用延迟较小的时钟网络,减小走线长度,严格同步数字接口的工作时序是基础保障。

3.5高速SRAM存储

     高速数据采集带来数据存储的高吞吐量,存储机制与器件特性是限制存储速率的两个方面。依据采集实时性要求和2.2.3所计算存储容量,可采用单时钟周期存储的大容量高速SRAM作为存储载体,并以提高数据采集周期与存储周期的差裕量,确保存储的完整性。具体的存储技术参数见附表3。

SRAM的使用提升了系统的存储速率,同时增加了接口电路设计的复杂性。减小高速走线长度,匹配数据线长,控制线路阻抗是数据存储设计的基本原则;通过布局良好的电源退耦网络,提供低阻抗的信号电流返回路径可提升多条高速数字信号路径的质量与抗干扰性能。

3.6逻辑控制与解析

高速脉冲信息的获取是测试系统要解决首要内容,快速解析30ms内电平的变化趋势也就成为获取脉冲的解决方法。在30ms采样周期结束后,逻辑控制与解析模块通过与SRAM和微控制器的接口,读取暂存在高速SRAM的数据;并以某一数据变化的斜率为基准,分析判决数据段内关键位置的起止点,并记录该关键信息至Flash存储器中。

准确快速的实现状态切换是测试系统要解决的第二个内容,根据系统某一时间段内任务的不同,可划分为待机、采集与暂存、数据解析与存储、传输。系统上电启动初始化与自检后,即进入待机状态,此时,数据采集器与SRAM等外围部件无任何操作;外部触发信号一有效后,系统进入采集与暂存状态,定时周期30 ms内,数据采集器与SRAM协同执行获取信息的任务;30 ms定时周期结束后,系统进入数据解析与存储状态,数据采集器停止工作,SRAM与微控制器接口、Flash控制器协同执行数据读取、解析与存储的操作,完毕后进入待机状态;外部触发信号二有效后,系统将关键时间段内信息传输至RS422,完毕后进入待机状态。上述逻辑状态转换如图4所示。

图4 逻辑状态转换图示

3.7 数据存储

     测试系统应用环境存在一定的未知性,为防止系统掉电导致存储在SRAM中的数据丢失,同时考虑数据复现功能,测试系统采用了非易失FLASH存储器作为暂存信息的备份。

    信息备份时间是数据存储的一个技术参数,必须确保在外部触发信号二有效前,备份过程结束。具体存储参数信息见附表3。

3.8 数据传输

外部触发信号二有效时,逻辑控制与解析模块将记录的关键时间段内信息通过异步串行通信接口传输至RS422总线。具体传输参数信息见附表3。

理论上数据传输用时间与数据量、波特率如下关系t=N*10/Baud,其中,t为传输N字节数据所用时间,Baud为RS422波特率。以单次20字节,波特率为640Kbps例,所需理论传输时间为0.3125ms。

4 关键器件应用

    高速与实时性强是测试系统工作状态的两个特征。在各个功能模块间接口的设计上,采用硬实时性较强的可编程逻辑器件FPGA具有一定的优势;对于应用逻辑性较强的判决与控制上,可采用通用性较强的嵌入式微控制器进行处理。

测试系统中控制接口与时序逻辑在Cyclone iii系列的FPGA上实现,包括了数模转换接口、高速SRAM接口、微控制器接口以及内部逻辑互连。逻辑控制与解析采用了PIC32微控制器,负责处理外部触发信号、数据解析与存储以及系统状态的控制。

数模转换器采用AD公司高速系列8位器件,最高支持模拟输入信号120MHz带款。

高速静态存储器采用SAMSUNG公司采用NtRAM技术的同步存储器,最高存储周期小至7.5ns。

表1 系统关键重要器件列表

序号

器件名称

特性分析

描述

5  项目时间进度(见表2)

表2 项目时间进度表

序号

任务

完成时间

6  经费预算表(见表3)

预算科目

预算数目(单位:万)

备注

(一)设计经费

1、硬件设计与调试

1

2、软件设计与调试

1

小计

(二)器件与装置费用

1、电子器件

    0.6

(三)代加工与外协费

1、壳体

0.2

2、PCB

0.2

合计

(四)安装与调试

  1、电气、机械安装

0.5

  2、调试

0.5

  合计

(五)协调与维护经费

 1、通信费

0.2

2、协调

0.8

3、售后试验与小规模维护

1

合计

(四)差旅费

0.5

(五)管理费

0.6

(六)其他费用

合计

7.1

附表3 高速脉冲测试系统装置技术指标

类型

参数

指标

备注

电源

电压

5V,3V

功耗

<800mW

模数转换

分辨率

8bits

采样速率

80MSPS

输入信号带宽

120MHz

输入信号幅值

1V

积分非线性

0.75 LSB

数字量输出延迟

6 ns

数字量有效位

7.5bits

SRAM存储

存储容量

18M Bytes

双字节存储周期

10 ns

FLASH存储

存储容量

1G Bytes

存储速率

5M Bytes/s

RS422传输

波特率

可编程

编码格式

可编程

传输时间

<0.6ms(单帧)

输出关键点个数

30

协议

待定

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