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6、分量处理
通过解码器还原的Y、Cr、Cb分量送到行尺寸再生和不对称（skew）补偿电路。带噪声整形的对比度增强也应用于亮度信号，场尺寸再生通过行droping（结束）得以实现。 分量处理电路信号流程框图如下：如图4－19所示，是分量处理电路信号流程框图。4：2：2格式的Y、Cb、Cr样值信号被分别送到亮度通道和色度通道。亮度滤波模块提供一个具有截止频率的抗假频低通滤波器用于在定标（scaling）、峰化和核化之后采样的计数。尺寸再生和（空间）不对称补偿模块改变有效采样率和用于行线性不对称的补偿。Y、Cb、Cr样值信号在一个先进先出电路中缓冲，以得到一个固定时钟速率的持续同步脉冲。对于亮度采样，对比度和亮度可被调整，也提供噪声整形功能。在彩色通道，Cb和Cr采样信号可被交换，如果不交换，则最先有效的视频采样是一个Cb样值信号。对于彩色增益，可在彩色解码器中被调整。 行尺寸再生器 行尺寸再生器的控制范围被选定用于提供尽可能宽的范围和源格式，它改变视频信号的采样，因此视频行的激活部分的像素（Npix）数目发生变化，每一行像素数目在32～864范围内按2像素步长可选地增加，其可视化特性的采样率的改变取决于专用滤波器的频率响应和从中可选择应用的滤波器数目两个系数。VPX3226E有一组先进先出（FIR）滤波器以覆盖五倍频的控制范围，其部分滤波器的滤波特性曲线如下： 图4－20 5个和50个先进先出滤波器的滤波特性曲线 如图4－20所示，它示意出了1054、528、262、130和32像素的滤波强度和50个滤波器阵列的滤波强度，实际上，作为一个整体，它由521个FIR滤波器组成，如果把它们的滤波强度都表示出来，那么会看到一个巨大的黑色区域。滤波器的紧密排列是为了保证画面有稳定的可视质量，滤波器的选择通过内部处理器基于选择尺寸的系数（Npix）自动地实现，这种自动选择被优化，以获得最好的可视性能。 不对称校正
VPX3226E就是在没有广播信号或行不稳定时都会传送一个具有固定时钟的正交像素，它通过高度精确的同步限幅和后置校正电路实现。在模拟输入被采样时，一个行同步限幅器跟踪同步信号的状态，它会在1.6ns内估算同步脉冲前沿和像素时钟前沿之间的不对称，并将其作为一个不对称的函数通过移相滤波器，在尺寸再生期间，不对称函数作为一个固定的初始偏移值。再生器中的不对称校正模块可实现亚像素精度的可编程移相。 峰化和核化 行再生器内有一个额外的峰化滤波器（其中心频率根据图像大小按512级自动地调整），用于锐度控制，对每一尺寸，使用者可以选择低、中（默认）或高中心频率用于峰化，峰化幅度通过FP－RAM的0×126/130按8步长控制，其频率响应曲线如下： 图4－21所示，是一个320pixels大小的图像按八级峰化滤波的频率响应特性曲线。在峰化滤波之后，一个额外的核化滤波器专用于调整行再生器，核化滤波器去掉信号中0、1/2、1或2LSBs的更高频率部分，它可以独立于峰化值单独地调整。
YCrCb彩色间置
在20.25MHz采样时钟的作用下，彩色解码器输出亮度和多路彩色信号。激活的视频采样通过一个独立的基准信号表征，对所有制式，激活的采样数目通常是1080，彩色信号的再现可以达到ITU－R601数字演播标准。在彩色解码器中，彩色分量的加权值可分别地调整，其默认格式是：－Y＝224×Y＋16（pure binary） －Cr＝224×（0.713×（R－Y））＋128（offset binary） －Cb＝224×（0.564×（B－Y））＋128（offset binary） 视频调整 VPX3226提供一个可选的增益控制（对比度）、亮度补偿和一个额外的噪声整形用于亮度采样。对比度和亮度系数通过FP－RAM的0×127、128、131和132的I2C串行控制设置。对比度和亮度调整的功能框图如下： 图4－22 对比度和亮度调整的功能框图 如图4－22所示，首先一个增益级产生一个10bit亮度信号，使用简单的圆化、钝化、1bit误差分散、2bit误差分散四种技术之一，亮度信号可以转换回到8bit。对比度寄存器内的Bit6[8]用于在16～32之间选择箝位电平。Iout＝c×Iin＋b，其中，c＝0～63/32（64步长），b＝－127～128（256步长）。在彩色通道中，Cb和Cr样值信号可以通过FR－RAM的0×126或130内的Bit[8]交换，彩色饱和度和增益可通过FP－RAM的0×30～33调整。 7、视频输出接口 逆分量处理级工作在20.25MHz时钟下，其输出级以一个13.5MHz像素传输速率接收视频采样信号。它提供8bit或16bit分离的或嵌入的基准视频格式，也提供汇流重置，并通过一个（仅端口A用于视频数据，端口B可以用于编程输出）或两个8bit端口提供TTL电平信号（按二进制编码）输出。端口可以通过输出使能引脚或通过I2C寄存器的0×F2设为三态。输出数据的格式取决于三个参数，即被选择的输出格式（YCbCr 4：2：2，分离同步；YCbCr 4：2：2，ITU－R656；YC bCr 4：2：2，嵌入的基准码（BSteam））、激活的端口数（A或B或A和B一起），时钟速度（单、双、半）。视频输出接口原理框图如下： 图4－23 视频输出接口原理框图 输出格式
VPX3226E仅提供YcbCr 4：2：2视频格式，在标准工作方式期间，所有的基准信号分别地输出。为了得到一个简化的视频接口，VPX3226E提供两种可能用于编译时序基准到视频数据流中的方式：一个嵌入时序基准头的ITU－R656标准格式和一个单时序控制代码的第二格式（在视频流中）。通过FP－RAM的0×150[format]选择可以激活输出格式。 具有分离同步的YCbCr 4：2：2/ITU－R601 VPX3226E默认输出格式是一个同步的具有独立基准信号的16bit YCbCr 4：2：2格式 的数据流。端口A被用于亮度信号输出，端口B用于彩色信息，视频数据通过FP－RAM的0×150的Bit[1：0]设为00而兼容ITU－R601。 嵌入的基准头/ITU－R656
VPX3226E提供一个兼容ITU－R656技术标准的输出格式，它通过设定FP－RAM的0×150的bit[1：0]为01而被激活。此16bit视频数据一定要通过设定FP－RAM的0×154的bit[9]为1，使之在一个27MHz双时钟频率脉冲的作用下倍增成8bit视频数据。 在此种模式中，视频采样按照Cb，Y，Cr，Y，……的顺序，数据字0和255是受保护的，它们被用于基准头的识别，它通过限制视频数据而保证，时序基准代码在每一视频行的开始和结束被插入到数据流，它参照一个激活的视频的开始，头被插入在一个激活的视频采样之前，激活视频的结束（EAV）被插入在最后激活的视频采样之后，这样就得到关于场类型和场消隐的信息。（在行消隐期间）数据字存在于行消隐期间间隙，在EAV和SAV之间被充满 0×18（用于亮度）和0×80（用于彩色）信息。 另外，通过对ITU－R656标准的扩展还可以提供行定标、场定标、VBI数据传输等。VPX3226E在消隐行的间隙（起始于SAV的结束，结束于EAV的开始）也提供VBI数据的传输（作为场辅助数据）。在消隐期间，一个附加的头被直接插入在有效激活的数据之前，SAV和EAV的状态取决于可编程的VACT信号的设置。这些参数在需要时会被检查和校正，以保证VACT有一个适当的大小用于数据和辅助头。 嵌入的时序代码（BStream）
在此种模式中，几个事件字被插入在像素流中作为时序信息，它通过设置FP－RAM的0×150的bit[1：0]而激活。每个事件字由一个包括彩色副载波相位的彩色码值组成，它跟着一个触发特殊事件的亮度代码值。在每一激活视频行的开始和结束，时序基准代码被插入在VACT的开始和结束，因此，仅在消隐行时VACT被抑制，仅在激活行时视频数据和SAV/EAV代码被送出。在VBI窗口期间，如果原始限幅的数据要输出，VACT一定要通过FP－RAM的0×138的bit[2]使能。在每场有几个窗口的情况下，每行激活数据流的宽度可以改变，这样对激活视频（SAV/EAV）的限制独立于其它基准代码，在行或场同步上没有影响，几个相等不同窗口的同步脉冲可以产生。为了满足全部应用，需要有一个稳定大小的数据流。VPX3226E提供一个可编程的视频激活信号VACT（通过FP－RAM的0×146的bit[2]选择）模式。VACT起始和结束状态信息与通过FP－RAM的0×151和0×152确定的HREF有关。有效数据的延时与HREF的前沿有关，其结果在FP－RAM的0×10f（窗口1）和0×11f（窗口2）中可读。要知道定义最大窗口需要的存储器大小，在1140原始VBI采样情况下和仅32个限幅的视频采样，图像控制字需要570字/行。 HREF前沿表征一个新视频行的开始，它取决于当前行激活或消隐的类型，相应行基准代码被插入。对于大窗口，HREF前沿能够先于激活的数据到达，在此情况下，硬件要保证用于HREF的控制码被延时，并仅插在EAV之后，VREF控制码在VREF的下降沿插入，此时HREF的状态表明当前场扫描类型（HREF＝0，奇数场；FREF＝1，偶数场）。在此模式中，字0、1、254和255被保留作为数据识别，它通过限制视频数据而实现。 汇流重置（排）
在YcbCr 4：2：2模式中，亮度数据在端口A输出和彩色数据在端口B输出，当汇流重置时，亮度信号可以转换到端口B输出，彩色信号也可以转换到端口A输出。在8bit双时钟模式中，重置可以用来切换Y和C分量，它通过设置FP－RAM的0×15实现。 输出多路转换器 在标准工作方式期间，一个16bitYCbCr 4：2：2数据流被一个内部产生的13.5MHz 像素时钟（PIXCLK）同步地传输。数据可以被锁定在像素时钟的下降沿或在高像素时钟期间LLC的上升沿，在双时钟模式中亮度和色度数据被多路输出成8bit，并按Cb、Y、Cr、Y的顺序传输（同步于27MHz双时钟频率）。随着重置，Y和C分量被切换，数据被锁定在LLC的上升沿或像素时钟的交替沿，此模式可通过设定FP－RAM的0×154的bit[9]选择，所有8bit模式仅使用端口A，在此情况下，端口B可用作输入或通过FP－RAM的 0×154的bit[8]编程激活输出，Bit[0～7]确定端口B的状态。端口B的状态确定图示如下： 8、视频数据传输
VPX3226提供一个同步视频接口。在同步视频接口的输出端，以一个13.5MHz的固定传输速率输出视频数据。持续脉冲群在传输时钟的时钟周期中被测量，并等于每一输出行的像素数。数据传输通过PIXCLK、VACT和LLC控制，一个额外的时钟信号LLC2可以被转换到TDO输出引脚，以得到不同的时序。VACT信号表征有效输出数据的存在，无论什么时候都可以通过抑制VACT而抑制视频行。 单和双时钟模式
数据的传输同步于内部产生的13.5MHz像素时钟，LLC信号被作为一个用于13.5MHz和27MHz双时钟模式的附加的支持，LLC由一个双倍的像素时钟信号（27MHz）组成，它为外接分量（遵循Philips协议）的提供接口。在单时钟模式中，数据可以被锁定在像素时钟的下降沿或在高像素时钟期间LLC的上升沿；在双时钟模式中，输出数据可以被锁定在像素时钟的前沿或LLC的每一个上升沿；再加上半时钟模式，在输出端口可以得到的传输带宽有6.75MHz、13.5MHz和27MHz。 时钟选通
为保证每一行有一个固定数目的时钟周期数，LLC和LLC2在行消隐期间可被选通，它通过FP－RAM的0×153[refig]的bit[7]设为1而使能，起始和停止时序通过“pval_start”和“pval_stop”确定，在ITU－R656模式中，四个附加的LLC周期被插入在允许传输的SAV/EAV头之前和之后。 半时钟模式
它提供一个在视频解码器和图像控制器之间传输信号需要的低带宽，其时钟信号是输出像素时钟二分频的信号，它通过FP－RAM的0×150[half]的bit[5]使能。如果半时钟模式被使能，ITU－R601输出格式被选择，每一像素时钟的第二个脉冲被选通，像素时钟可用作有效数据，为确保视频数据流正常传播，选择的有效输出采样数不能超过400。 9、视频基准信号
VPX3226E的所有视频接口都工作在13.5MHz时钟下，它产生行基准（HREF）和场基准（VREF）两个基准信号（可以通过编程硬件产生）专用于提供一套稳定、耐用的（即使在模拟视频输入不稳定的情况下，它也能正常提供）视频时序信号（取决于FP－RAM的0×140[settm]选择的工作模式），并可以自由工作或同步于模拟输入视频。视频行制式（625/50或525/60）取决于FP－RAM的0×20[sdt]选择的制式，两个信号的极性通过FP－RAM的0×153专门地选择。这些视频基准信号可以用作同步外接视频子系统。除时序基准以外，有效的视频采样被标记为“video active”（VACT）。为了减少视频接口的信号数，几个8bit模式被提供，基准信号在视频接口被多路传输到数据流。 行基准（HREF）
图4－25 行基准与模拟视频输入的关系 如图4－25所示，非活跃的行基准信号的周期有一个64倍于13.5MHz输出时钟周期固定的宽度，行基准信号的总周期用φnominal表示，它取决于视频扫描的制式。 场基准（VREF）
场基准脉冲信号的起始是固定的，然而它的宽度通过FP－RAM的0×153[vien]在2～9视频行之间可编程实现。 奇偶信息（场）
场信息通过VREF前沿和HREF电平之间的关系被提供，此信息也可以通过FP－RAM的0×153[enfiedq]使能或禁止，它在FIELD引脚输出或禁止，FP－RAM的0×153[oepol]可编程此信号的极性。 在标准工作方式期间，FIELD标志信息被滤波，在滤波之后，场类型被同步于输入信号（仅当最后八场被交替，否则一直被触发）。此滤波可以通过FP－RAM的0×140[disoef]被禁止，在此情况下，场信息包含输入视频信号的奇偶极性。 10、视频激活（VACT）
视频激活信号表征有效视频采样，这样换算的信号被存储在内部，在视频激活信号的间隙没有无效的像素。VACT有一个与窗口设定有关的、确定的极性。最大窗口宽度取决于输入信号最小行宽度，推荐选择小于800像素，对于864象素也是可能的，不过在下一个HREF传输沿之前的四个像素周期中，VACT被强迫为非激活状态。 11、工作模式
视频时序信号与模拟输入视频的关系通过被选择的工作模式而确定，即开放模式和扫描模式，工作模式通过FP－RAM的0×140[settm，lattm]选择。在开放模式中，行基准（HREF）和场基准（VREF）跟踪模拟视频输入，当输入一个新的信号时，它们会自动地同步于输入新的信号，在没有输入信号时，它们会自动地（通过锁相环）下滑到它们相应的空载频率，在改变输入信号期间，它们的性能不能被保证。在扫描模式中，行基准（HREF）和场基准（VREF）信号一直通过硬件自由振荡产生，它们因此与输入的模拟信号完全隔离。扫描模式提供外接控制器自由地在模拟输入之间的转换（在搜索一个视频信号的存在时），视频信息通过I2C读而实现查询。在扫描模式中，行基准和场基准信号的视频扫描制式通过I2C可以改变，其变化一直存在于I2C总线命令被接收之后的首帧的分界。 12、视频区域开窗
对每一输入视频区域，两个不重叠视频窗口可被定义，这些窗口的尺寸通过I2C命令确定，存在的两个窗口提供诸如滤波特性曲线、每行的像素数目等独立的处理参数，对每一个窗口，都会有一个WinLoadTab表与之对应，它是FP－RAM[窗口1：0×120～128；窗口2：0×12a～132]中的寄存器表，直到控制寄存器FP－RAM的0×140的锁定位被设定，数据写这些表才能激活，一个2bit表征此窗口的场极性的标志位[vlinei1，2]被激活。通常地，通过FP－RAM的0×120/12A给定的起始行每一窗口被确定，一定数目的行数被读入到FP－RAM的0×121/12B，一定行数的输出被输出到FP－RAM的0×122/12C，这些值都要在视频行单元内被确定，分别确定输入行数和输出行数的选择使能场压缩，它通过简单的行抽取就可以实现，一个最近相邻算法选择行的子集用于输出，一个有效行的存在通过“video active”（或在嵌入的同步模式中相应的SAV/EAV代码）被识别 。垂直窗口的确定方面有一些限制，激活的像素的总数一定要是一个偶数，其总数最大值是800，当然值高达864也是可以的，但仅用于短暂输入行，视频数据在行的结束将不被保障，这样VACT将在下一行的结束被中断，行宽度也一定要是一个偶数，明显地，行起始与行宽度之和可能不比像素数大。窗口边界通过写数据被锁定在下一视频帧的起始，一旦WinLoadTab数据被锁定，控制字内的锁定位被复位。通过查询信息字（FP－RAM的0×141），外部控制器能知道什么时候窗口边界数据被读取。窗口定义数据能被一帧改变一次。
为了克服带宽限制，VPX3226E提供（通过VACT信号的抑制）视频帧暂存的抽样。它仅用于视频窗口，但并不影响VBI窗口的状态，通过设定FP－RAM的0×121/12B相应的WinLoadTab中使能标志位可激活此模式。FP－RAM的0×157的选择决定在一个3000帧间隔内有多少帧输出。 13、数据限制器
数据限制器被插入在视频ADC和视频输出接口之间，它完全独立于视频前端处理而工作，并且有它自己的同步分离器和一套独立的I2C寄存器。 数据限制器的原理框图如下： 图4－26 限制器模块框图 如图4－26所示，限制器接收一个被箝位在脉冲后沿的8bit数字FBAS信号，文字电视广播信号幅度可以不同于一个确定的级（±3dB），这样限制器将自适应它内部的限制电平。限制器测量某一信号的直流漂移电平、带宽和相位误差等特性，在输入级有一个数字滤波器用于补偿传输通道的带宽，在同频道窜扰情况下，一个直流移相器有规律地产生一个直流独立的文本信号，内部限制电平自适应文字电视广播信号电平，此自适应算法专用于一个WST和NABTS传输的信号特性，对于有较大不同信号特性的文本系统（如CAPTION），自适应将被禁止。 文字电视广播的采样率通过一个工作在20.25MHz（在按帧编码和时钟插入期间合成的时钟信号）的相位聚集器产生，此相位聚集器的增加是可编程的，并且可以依据公式：inerment＝2048×bit rate/20.25MHz设置在任何位率。 仅在VBI扫描行或在全场模式中的每一场的每一行，主文字电视广播服务可被接收，所有用于识别文字电视广播服务的参数是可编程的。 此限制器用一个24bits的基准信号去识别一项文字电视广播服务，基准信号与最先被接收的文字电视广播位（通常叫clock run in，CRI）和帧代码（FRC）进行比较，如果匹配，限制器将启动信号自适应并写接下来的数据到输出级，基准信号通过设定快门服务（它有16bit时钟run in）来减小宽度，其位误差通过设定用于基准信号的每一字节的一个容差电平而被提供。 另外，限制器在VBI特殊行期间可被转向其它文字电视广播服务，其中，16行用于VPS，21行专用于CAPTION，23行用于WSS，此时，其参数是硬跳线设置的。数据限制器获得一个解码的数据字节的同步脉冲（与一个数据有效信号一起），此数据流被送到VPX3226E后端的视频先进先出电路，其数据率取决于文字电视广播的位率（八分频），其脉冲宽度是可编程的。脉冲可以任意地扩展到64字节，而且独立于选择的文字电视广播服务（全64模式）。数据脉冲的最先三个字节提供接收到文字电视广播服务的识别信息，两个字节行数包括一个自由帧的计数器（它用于识别一个俘获应用的帧缓存数据的丢失），场位可被用于识别场有关的服务，10bit行数相当于一个PAL复合视频信号的标准行计数，在NTSC制式，此值被减3。在输出端，有用的数据字节数目是可编程的，并按文字电视广播标准选定的数目设置。 14、VBI数据的获取
VPX3226E提供两个用于场消隐间隙的不同的数据获取模式：一个低通模式（用于场消隐间隙的原始数据）和一个数据限制模式（在其中专用的硬件提供稳定的已经解码的VBI数据信息包）。 对于这些数据获取服务，一个场消隐间隙（VBI）窗口的起始和终止可以通过FP－RAM 的0×134～137定义（用于每一场）。文字电视广播数据能在每一场的行6～23之间存在，然而，VBI窗口是自由可编程的，当然选择整场也是可能的（起始于行3），VBI窗口通过FP－RAM 0×138内的bit[0]激活。有效的VBI行识别在TDO引脚可以通过检测VACT信号（或“active line”标志，它嵌入同步脉冲）或一个特殊的“date active”信号去实现是可能的。FP－RAM的0×138的bit[10]选择此两种情况之一，在默认模式中，VACT被使用，这些信号的输出可以通过FP－RAM的0×138的bit[2]任意地被抑制。在此情况下，图像控制器仅使用HREF信号屏蔽激活的视频数据。 在ITU－R656模式中，VBI数据可以作为场辅助数据传输，通过设定FP－RAM的0×138的bit[11]，选择VBI窗口的更新。 15、控制接口 VPX3226E和外部控制器的通信通过I2C总线被串行地实现。其中，有两类寄存器，即第一类寄存器是直接寻址的I2C寄存器，这些寄存器直接嵌入在硬件中，通过硬件，写向这些寄存器的数据直接组合译码，它们最大为8bit宽度；第二类寄存器是FP－RAM寄存器，它们是内置微控制器的存储器，通过快速处理器的微代码，写入这类寄存器的数据可以被读取和解释执行，这些寄存器通常为12bits宽度，要与这些寄存器通信，需要有16bit数据有效负载的I2C信息包，这两类寄存器的通信联络通过I2C完成，I2C通信格式取决于哪一类寄存器被寻址。 VPX3226E有一个I2C总线从属接口和用I2C时钟同步的减速接口（如果需要），I2C总线接口使用副地址的一级。首先总线地址选择集成电路，然后一个副地址选择内部寄存器之一。VPX3226E的I2C总线接口与I2C总线特性要相一致以适于快速模式，它在SDA和SCL下降沿混合溢出时起控制作用。如果VPX3226E的供电被切断，SDA和SCL电压会抖动。外接上拉设备一定要适于上升时间的需要，以用于快速模式，上拉设备可以是最大为3mA的电流源或一个配电电阻，总线接的电容在200～400pF。 VPX3226E能响应两种可能的芯片地址。地址选择在OE引脚通过一个外部提供的电平复位实现，此电平被锁定在不活跃的复位脉冲的前沿。 一旦复位结束，此集成电路通过一个I2C总线传输的必需的设备地址部分被选择，一个设备地址排被定义为一个写地址（86 hex or 8e hex）和一个读地址（87hex or 8f hex）。通过送设备写地址、副地址和一/四个数据位，写被执行；通过送设备写地址（87hex或8fhex）、副地址、一个具有设备地址的第二起始状态、读数据的一个或两个字节，读被执行。这期间不允许送一个停止状态信息，否则，将导致读出不稳定的数据，VPX3226E寄存器有8bit或16bit数据大小，16bit寄存器通过读/写具有高位的8bit数据位存取。在一个数据/地址/副地址字节中位的顺序总是最高有效位（MSB）在最前面。 4.4 VPX3226E的引脚功能
4.5 M32L1632512A介绍（以下为英文翻译资料，供高级技术人员参考）
1、M32L1632512A内部结构
M32L1632512A是一款采用CMOS 技术制造的、按2×262144 word×32bits（16777216bits）组织的同步高数据率动态RAM。 M32L1632512A采用同步技术的目的是与系统时钟一起提供精密周期控制。此设备具有写每位、八列块写、脉冲宽度可编程和等待时间可编程等功能，这些在一个变化的高带宽、高性能图像存储系统应用中非常有用。 M32L1632512A的内部结构框图如下： 2、时钟（Clock，CLK）
时钟输入被用作SGRAM工作的基准，所有工作都同步于现行时钟脉冲正的前沿，时钟渐变段在VIL和VIH之间一定是单调的。工作期间，CLK要是高电平，在建立的持续时间和时钟正的前沿周期的保持时间，所有输入被假定为有效状态（低或高），以得到适当的功能性和符合国际计算中心（ICC）规范。 3、时钟使能（Clock Enable （CKE）） 时钟使能（CKE）用于选通时钟到SGRAM。如果CKE随时钟（建立和保持时间同其它输入）同步地变低，内部时钟将从下一时钟周期开始被抑制，并且只要CKE保持低电平，输出的状态和脉冲地址将一直被冻结。在CKE变低后的下一时钟周期，所有其它的输入被忽略。当所有槽都处于空闲状态且CKE随时钟同步地变低时，只要CKE保持低电平，SGRAM从下一时钟周期开始将进入power down模式，并忽略其它输入。随着内部时钟被抑制，power down同步地退出。在时钟的高的现行前沿之前，CKE变为高电平（至少持续“tss＋clock”），那么SGRAM从同样时钟前沿变为激活，并接收所有输入命令。 4、槽选择（Bank Select（A10）） SGRAM由两个独立槽的262144字（words）×32位（bits）存储阵列组成。A10在满足RAS和CAS要求的时间时，输入被锁定，以选择相应槽用于工作。当A10被确定为低电平时，槽A被选择；当A10被确定为高电平时，槽B被选择。当槽激活、读模式寄存器、写模式寄存器被设定和预充电工作时，槽选择A10被锁定。 5、地址输入（Adress Input（A0—A9）） 在槽激活命令期间，10bit行地址与RAS、A10一起被锁定；在读或写命令期间，8位列地址与CAS、WE、A10一起被锁定。 6、不工作和设备中途淘汰（NOP and Device Desect） 当RAS、CAS和WE为高电平时，SGRAM执行非工作（NOP），NOP不能初始化任何新工作。但是它需要像槽激活、脉冲读、自动刷新等更多单时钟去完成操作，设备中途淘汰也是一个不工作方式，它通过确认CS为高电平实现。CS高电平禁止命令译码器，于是RAS、RAS、WE、DSF和所有地址输入都被忽略。 7、Power－up 被推荐用于power－up的情况有：1、电源已经送到CRE和DQM输入（使它们高电平）和其它引脚处于NOP状态（在输入之前或与VDD供电一起）；2、在VDD达到需要的电压之后，一个最小200ms的脉冲被要求与输入一起处于NOP状态；3、所有槽已经被预充电；4、执行一个最小2个自动刷新周期以稳定内部电路；5、完成一个模式寄存器设定周期，以编程CAS等待、脉冲宽度、脉冲持续时间和脉冲类型作为不定的模式寄存器的默认值。从模式寄存器设定周期的一个时钟周期的结束，设备准备工作。当上述情况用于Power－up时，所有输出处于高阻抗状态，在任何其它序列中将不被保证。 8、模式寄存器设定（Mode Register Set（MRS））
模式寄存器存储用于控制SGRAM不同工作模式的数据，它编程CAS等待时间、寻址模式、脉冲持续时间、测试模式和不同的买主专用选项，以使SGRAM适于不同的应用。由于模式寄存器的默认值没有被确定，因此在power－up之后模式寄存器一定要被写以操作SGRAM。模式寄存器通过确定CS、RAS、CAS、WE和DSF为低电平而被写（在激活模式中，CKE确认为高优先时，写模式寄存器），地址引脚A0～A9和A10的状态与CS、RAS、CAS、WE和DSF的周期一样变低，数据被写入模式寄存器。 在模式寄存器中，一个时钟周期被要求用于完成写功能，在工作期间，只要槽都处于空闲状态，使用同样的命令和要求的时钟周期可以改变模式寄存器的内容。 模式寄存器依据功能度可被分成不同的区域。脉冲宽度区域使用A0～A2，脉冲类型使用AS，寻址模式使用A4～A6，A7～A8和A10被用于买主专用工作方式或测试模式，写脉冲宽度使用A9编程。A7～A8和A10一定要设为低电平以用于标准SGRAM工作，访问表可获得专用代码，以适于不同的脉冲宽度、寻址模式和CAS等待时间。 9、槽激活（Bank Activate） 槽激活命令被用于在一个空闲槽中选择随机行。在行地址和槽地址被送达时，通过确认RAS、CS为低电平，一行存取被初始化。读或写操作可以存在于一个从槽激活时间开始的tRCD（min）（它是SGRAM的一个内部时序参数，取决于工作时钟频率）的时间延时之后。在槽激活和读或写命令期间，需要的时钟周期的最小数目被计算（通过除以tRCD（min），与时钟周期时间一起），然后修整此结果，四舍五入到下一更高的整数。在同一SGRAM芯片内有两个槽，它们共享部分内部电路（以减小芯片面积），这样它会限制两槽的活性。在SGRAM的每一槽的识别期间，也会产生噪声，在其它槽被可靠识别之前，需要一些时间用电源去覆盖噪声，tRCD（min）规定在激活的不同槽之间必需的最小时间。不同槽激活必需的时钟周期数一定要被计算（与Trcd规定的相近），用于槽激活的初始化识别和重新存储全部动态单元行必需的最小时间通过在一个预充电命令认定槽被激活之前的tRAS（min）性能确定。任何槽处于激活状态的最大时间通过tRAS（max）确定，tRAS（min）和tRAS（max）周期数类似于tRCD规定可以被计算。 10、脉冲读（Burst Read）
脉冲读命令用于在一个激活槽中一个激活行的连续时钟周期中存取数据脉冲。脉冲读命令通过确认CS、CAS为低电平（与WE在时钟正的前沿为高电平一起）被发出。在脉冲读命令执行之前，槽一定要被激活（至少持续tRCD（min））。在脉冲读命令发出之后，最先出现的是CAS等待时间的时钟周期数。来自脉冲读命令的脉冲宽度、脉冲序列和等待时间通过已编程的模式寄存器被检测到。脉冲读可以在任何激活行的列地址被初始化。如果初始地址不是起始于一个边界（如从每一I/O输出的数目等于在模式寄存器中编程的脉冲宽度），那么地址将出现偏差。在脉冲的结束，输出变成高阻抗（除非一个新脉冲读被初始化）。脉冲读通过在同样槽或其它激活槽或一个加在同一槽的预充电命令的槽中发出另外一个脉冲读或脉冲写而被结束。脉冲停止命令仅在全页脉冲宽度有效，在脉冲的结束和脉冲打包时，输出不会变成高阻抗。 11、脉冲写（Burst Write）
脉冲写命令类似于脉冲读命令，并且用于在相邻地址中（它取决于脉冲宽度和脉冲序列）写数据到SGRAM连续时钟周期，通过确认CS、CAS和WE为低电平，再加上有效列地址，一个写脉冲被初始化，数据输入被提供用作初始地址（与脉冲写命令一样的时钟周期），输入缓冲器在脉冲持续时间的结束被中途淘汰，尽管如此，内部写可能还没有完成，脉冲写不能在脉冲持续时间完成。脉冲写通过发出一个脉冲读、用于块数据输入的DQM或脉冲写或其它激活槽而被结束。脉冲停止命令仅在全页脉冲持续时间有效（在脉冲的结束，写持续，并且脉冲被打包），写脉冲也可通过使用用于分块数据的DQM和预充电槽“tRDL” （在最后数据输入被写到激活行之后）而被终止。 12、DQM工作方式
DQM工作最大限度地避免不希望或没有完成的写（整个脉冲写不需要时），它也用于在一个存储系统中进行设备选择、位选择和总线控制，DQM0控制DQ0～DQ7，DQM1控制DQ8～DQ15，DQM2控制DQ16～DQ23，DQM3控制DQ24～DQ31，DQM通过一个与DQ无关的字节掩膜那些DQ。 13、预充电（Precharge）
预充电工作通过确认CS、RAS、WE和A9为低电平（与被充电槽的有效的A10一起）而在一个激活的槽上实现。充电命令在tRAS（min）被确认之后的任何时间可被确认。“tRP”用于确定预充电一个槽必需的最小时间，完成预充电必需的最小时钟周期数通过除以“tRP”与时钟周期时间被计算，并且四舍五入到下一个更高的整数。注意一定要肯定脉冲写被完成或在预充电命令确认前DQM被用作禁止写。任何槽预充电最大时间可以通过tRAS（max）规定的时间激活，因此每一个槽一定在tRAS（max）之内被充电（从槽激活命令开始），充电的结束，槽进入空闲状态，并且等待再次被激活，仅当所有槽都处于空闲状态时，进入Power Down、Auto refresh、Self refresh 和Mode register set是可能的。 14、自动预充电
通过使用自动预充电命令，预充电工作也能实现，SGRAM内部产生满足tRAS（min）和“trp”的时序，以得到编程的脉冲保持时间和CAS等待时间。自动预充电命令通过确认A9为高电平（脉冲读或脉冲写同时被发出）实现，如果脉冲读或脉冲写命令被发出，同时A9为低电平，槽处于非激活，直到一个新命令被执行。对于专用槽，只有在槽处于空闲状态时，且自动预充电命令被给出，新命令才能被执行。 15、所有槽预充电
通过使用预充电全部槽命令，所有槽都可以同时被充电。确认CS、RAS和WE为低电平，A9为高电平，并且所有槽满足tRAS（min）之后，所有槽上的预充电可被完成。在完成预充电所有槽之后，tRP结束，所有槽都会处于空闲状态。 16、自动刷新（Auto Refresh）
SGRAM的存储单元在每隔32ms需要被刷新（以保持数据），一个自动刷新周期完成一个存储行的刷新，内部计数器在每一自动刷新周期自动地增加（以刷新所有行）。自动刷新命令通过确认CS、RAS、CAS为低电平与CKE、WE为高电平得以执行，自动刷新命令仅在所有槽处于空闲状态和设备不在power down模式时被执行。完成自动刷新工作需要的时间通过tRC（min）规定。需要的最小时钟周期数通过除以“tRC”和时钟周期时间被计算，然后四舍五入到下一个更高的整数。当SGRAM被用于标准数据交换时，自动刷新是推荐的刷新模式，自动刷新周期在15.6us或一个2048脉冲自动刷新周期32ms内完成。 |
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