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SPI接口有四种不同的数据传输时序，取决于CPOL和CPHL这两位的组合。图1中表现了这四种时序，
时序与CPOL、CPHL的关系也可以从图中看出。  图1 CPOL是用来决定SCK时钟信号空闲时的电平，CPOL＝0，空闲电平为低电平，CPOL＝1时， 空闲电平为高电平。CPHA是用来决定采样时刻的，CPHA=0，在每个周期的第一个时钟沿采样， CPHA＝1，在每个周期的第二个时钟沿采样。 由于我使用的器件工作在模式0这种时序（CPOL＝0，CPHA＝0），所以将图1简化为图2，
只关注模式0的时序。 
图2 我们来关注SCK的第一个时钟周期，在时钟的前沿采样数据（上升沿，第一个时钟沿）， 在时钟的后沿输出数据（下降沿，第二个时钟沿）。首先来看主器件，主器件的输出口（MOSI）输出的数据bit1， 在时钟的前沿被从器件采样，那主器件是在何时刻输出bit1的呢？bit1的输出时刻实际上在SCK信号有效以前， 比 SCK的上升沿还要早半个时钟周期。bit1的输出时刻与SSEL信号没有关系。再来看从器件， 主器件的输入口MISO同样是在时钟的前沿采样从器件输出的bit1的，那从器件又是在何时刻输出bit1的呢。 从器件是在SSEL信号有效后，立即输出bit1，尽管此时SCK信号还没有起效。关于上面的主器件 和从器件输出bit1位的时刻，可以从图3、4中得到验证。 
图3 注意图3中，CS信号有效后（低电平有效，注意CS下降沿后发生的情况），故意用延时程序 延时了一段时间，之后再向数据寄存器写入了要发送的数据，来观察主器件输出bit1的情况（MOSI）。 可以看出，bit1（值为1）是在SCK信号有效之前的半个时钟周期的时刻开始输出的（与CS信号无关）， 到了SCK的第一个时钟周期的上升沿正好被从器件采样。 
图4 图4中，注意看CS和MISO信号。我们可以看出，CS信号有效后，从器件立刻输出了bit1（值为1）。 通常我们进行的spi操作都是16位的。图5记录了第一个字节和第二个字节间的相互衔接的过程。
第一个字节的最后一位在SCK的上升沿被采样，随后的SCK下降沿，从器件就输出了第二个字节的第一位。 
图5 |
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