差分时钟控制在+-50mil以下,严格的差分走线; 控制信以及地址线要和时钟线等长,线长不超过+-100mil. 至于数据线,没有必要和时钟线,地址线以及控制线等长。每8个bit也就是一个Byte及其对应的DQS,DQM为一组。 以32位DDR2为例: 其实一共可以分为五个组来控制走线长度: 其实一共可以分为五个组来控制走线长度: 第一组:时钟以及控制线,地址线,所有的走线等长,误差在+-100mil之间,时钟要求更高,该组走线长度不宜短于数据线长度。 第二组:Byte0(D0-D7)以及DQS0,DQM0为一组,要求等长,误差在+-100mil之间,可适当放宽。 第三组:Byte1 (D8-D15)以及DQS1,DQM1为一组,要求等长,误差在+-100mil之间,可适当放宽。_ 第四组:Byte2(D16-D23)以及DQS2,DQM2为一组,要求等长,误差在+-100mil之间,可适当放宽。 第五组:Byte3(D24-D32)以及DQS3,DQM3为一组,要求等长,误差在+-100mil之间,可适当放宽 如果用Allegro来做的话,可以很方便的利用Net,Xnet等办法来设置等长。 ================================================================================================ 建立时间和保持时间和亚稳态之类一直都是概念类题的经典! 题目:时钟周期为T,触发器D1的建立时间最大为T1max,最小为T1min。组合逻辑电路最大延迟为T2max,最小为T2min。问,触发器D2的建立时间T3和保持时间应满足什么条件。 Tffpd:触发器输出的响应时间,也可以理解为触发器输出在clk上升沿到来后的时间内发生变化,之后稳定,也可以理解输出延迟。 Tcomb: 触发器输出的变化经过组合逻辑元件所需的附加时间,也就是题目中的组合逻辑延迟 tsetup:建立时间 thold:保持时间 tclk: 时钟周期 建立时间容限:这里用容限的概念是为了数学推导方便,时间容限仅仅是一个概念,在这里我们对建立时间容限的要求 |
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