深度阅读丨您未必真正明白的几个DAC重要基础概念

DAC基准电压

越来越多的人简单地将DAC视作具有数字输入和一个模拟输出的器件。但模拟输出取决于是否存在称为基准电压源的模拟输入，且基准电压源的精度几乎始终是DAC绝对精度的限制因素。在匹配基准电压源和数据转换器时，基准电压源向导(Voltage Reference Wizard)等设计工具非常有用。

有些ADC和DAC内置基准电压源，而有些则没有。有些ADC使用电源作为基准电压源。不幸的是，与ADC/DAC基准电压源相关的标准是少之又少。有些情况下，内置基准电压源的转换器通常可以通过以更为精密和稳定的外部基准电压源覆盖或替换内部基准电压源来提高直流精度。其它情况下，通过使用外部低噪声基准电压源，也可以改善高分辨率ADC的无噪声码分辨率。

各种各样的ADC和DAC以各种各样的方式支持使用外部基准电压源来替代内部基准电压源。图1所示为一些常见配置（但显然并不是全部）。

图1：一些常见的ADC/DAC基准电压源选项

• 图1A所示为需要外部基准电压源的转换器。通常建议在ADC/DAC REF IN引脚附近添加合适的去耦电容。

  
  

• 图1B所示为内置基准电压源的转换器，其中基准电压源也引出到器件上的某个引脚。

  
  

• 图1C所示为采用内部或外部基准电压源但需要额外封装引脚的转换器。

  
  

• 图1D所示为使用是外部基准电压源，REF OUT保持悬空，且外部基准电压源经过去耦后施加于REF IN引脚。

  
  

• 图1E所示为使用单个封装引脚以外部基准电压源来覆盖驱动内部基准电压源的配置。

  
  

• 图1F显示的是如何连接外部基准电压源来覆盖内部基准电压源。

虽然基准电压源元件本身可以是带隙型、嵌入式齐纳型或XFET?型，但实际上所有基准电压源都具有某种类型的输出缓冲器运算放大器。运算放大器将基准电压源元件与输出端隔离开来并还提供驱动功能。不过，这种运算放大器必须遵守与运算放大器稳定性相关的一般通则，而这就是基准电压源去耦话题与本文讨论相关的原因所在。

DAC模拟输出考虑因素

DAC的模拟输出可能是电压或电流。两者情况下，可能都需要知道输出阻抗。如果对电压输出进行了缓冲，则输出阻抗将很低。而电流输出和未缓冲的电压输出将存在较高阻抗，并还可能具有电抗性分量以及纯粹的电阻性分量。在有些DAC架构的输出结构中，输出阻抗与DAC上的数字码字成函数关系。

理论上，电流输出应当连接到电阻为零欧姆的地电位。在实际应用中，该输出将采用非零阻抗和电压。“顺从性”标题下只是定义了该输出可耐受的电压偏差大小，端接电流输出DAC时应当注意到此项技术规格。适合视频、RF或IF应用的大多数高速DAC具有电流输出，旨在直接驱动源和负载端接电缆。

在许多应用中，需要将DAC的差分输出转换成适合驱动同轴线路的单端信号。只要无需低频响应，那么通过RF变压器便可轻松地实现这点。图2所示为这种方法的典型示例。DAC的高阻抗电流输出与50Ω电阻差分端接，从而将变压器的源阻抗定义为50Ω。

图2：差分变压器耦合

变压器不仅用于将差分输出转换成单端信号，而且还将DAC的输出与LC滤波器的抗性负载隔离开来，因而可以改善整体失真性能。

需要低至DC的频率响应时，可以连接运算放大器作为差分转单端转换器来获取单端输出。在图3中，运算放大器AD8055用于实现高带宽和低失真。这项技术用于代替直接I/V转换，从而防止高压摆率DAC电流导致放大器过载和引入失真。必须小心地处理使DAC输出电压位于其顺从电压额定值范围之内。

图3：采用双电源运算放大器时的差分直流耦合输出

只要运算放大器的共模电压设为中间电源电压(+2.5 V)，则图3中的电路经过改良后可以采用单电源供电。具体如图4所示。此共模电压可以使用电阻分压器从+5V电源产生，或直接从+2.5V基准电压源产生。如果使用+5V电源来提供共模电压，则必须进行深度去耦，以免放大电源噪声。

图4：采用单电源运算放大器时的差分直流耦合输出

单端电流电压转换

通过使用单个运算放大器作为I/V转换器，便可轻松执行单端电流电压转换，如图5所示。

图5：适用于16位精密DAC AD768的单端I/V运算放大器接口

但是应注意，与差分工作模式相比，以这种方式使用DAC的单端输出时，共模抑制性能将下降，且2阶失真产物将增加。CF反馈电容应当进行优化，以在电路中实现最佳脉冲响应。图中给出的等式仅供参考。

基于R-2R的电流输出DAC的输出阻抗与码字有关，因此其输出必须驱动运算放大器的虚拟地，以便维持线性。图6所示为一种合适的接口电路。

图6：AD5545/AD5555双通道16/14位R-2R电流输出DAC接口

差分电流转差分电压转换

如果要求从电流输出DAC获得缓冲差分电压输出，则可以使用AD813x系列差分放大器，如图7所示。

图7：使用差分放大器AD8138来对高速DAC进行缓冲

DAC输出电流首先流过25Ω电阻而转换成电压。接着，使用AD8138将电压放大5倍。这项技术用于代替直接I/V转换，从而防止高压摆率DAC电流导致放大器过载和引入失真。必须小心地处理使DAC输出电压位于其顺从电压额定值范围之内。

DAC数据输入考虑因素

最早的单芯片DAC几乎不包含逻辑电路，且数字输入必须维持并行数据，才能维持数字输出。而今，几乎所有DAC都会被锁存，且只需向其中写入数据，而不用去维持。有些器件甚至具有非易失性锁存器并可在关断时记住设置。

DAC输入结构存在无数变化形式，几乎所有都称为“双缓冲”。双缓冲DAC具有两组锁存器。数据最初锁存在第一级中，然后传输到第二级，如图8所示。

图8：双缓冲DAC允许复杂输入结构和同步更新

双缓冲DAC这种配置非常有用，具体有以下几种原因。

1）其允许以多种不同方式将数据输入DAC。如果DAC没有锁存器或具有一个锁存器，则必须以并行方式同时加载所有位，否则其加载期间的输出可能会与其实际内容或目标内容完全不同。然而，双缓冲DAC可以加载并行数据、串行数据、4位或8位字或任何其它内容，并且在新数据加载完成且DAC收到更新指令之前，输出不会受到影响。

2）通过以并行方式驱动所有开关并以DAC输出数据速率更新单个锁存器，可以最大程度地减少各个开关之间的时间偏斜。这样可以最大程度地减少毛刺脉冲并改善失真性能。

3）可以同步更新多个DAC。数据依次载入各DAC的第一级，当一切就绪之后，即会同时更新所有DAC的输出缓冲器。在许多DAC应用中，数个DAC的输出必须同时变化，而通过双缓冲结构可以非常轻松地实现这点。

当并行数据速率超过约100 MSPS时，由于不太可能会产生CMOS逻辑电平以上的瞬变干扰，因此通常使用低电平电流模式差分逻辑（PECL、较低级别的PECL或LVDS等）(见图9)。这样可帮助最大程度地减少因码相关毛刺而产生的失真。

图9：LVDS驱动器

DAC时钟考虑因素

ADC宽带孔径抖动tj、转换器SNR和满量程正弦波模拟输入频率f之间的关系如下：

这种关系同样适用于重构DAC。该等式假定使用的是理想ADC/DAC，其中唯一误差源是时钟抖动。SNR测量的带宽为奈奎斯特带宽DC至fc/2，其中fc是DAC更新速率。等式1还假定采用的是满量程正弦波输出。

应注意，等式1中的tj是采样时钟抖动tjc和ADC内部孔径抖动tja两者相加；这两个术语并不相关，因此是在方和根(rss)基础上相加的：

另一方面，高速重构DAC并未内置采样保持放大器，因此没有内部孔径抖动规格。虽然DAC存在内部时钟抖动分量，但由于主要抖动源是外部时钟抖动， 通常并不测量或指定该分量。

图10：抖动引起的理论SNR和ENOB与满量程正弦波模拟输出频率之间的关系

图10绘制出了等式1的曲线图并以图形形式显示了各种满量程模拟输出频率抖动如何导致SNR下降（注意，此处假定tj包含所有抖动源，包括内部DAC抖动）。

有效位数(ENOB)和信纳比(SINAD)之间存在非常有用的关系，具体如下：

出于讨论目的，假定DAC并无失真，因此SINAD=SNR，等式3变为：

图10左侧垂直轴上的SNR值已经使用等式4转换成右侧垂直轴上的ENOB值。

为了显示这些抖动值的重要性，请考虑与一组逻辑门相关的均方根(RMS)抖动典型值，如图11所示。

图11：典型逻辑门的均方根(RMS)抖动

图12显示的是与图10相同的数据，但其中针对各种分辨率要求绘制出与模拟输出频率成函数关系的最大允许抖动。根据最大输出频率和ENOB中所需分辨率来选择采样时钟发生器类型，应以此图片作为大概准则。

图12：振荡器要求与分辨率和模拟输出频率之间的关系

这部分介绍了假设抖动仅由内部DAC抖动和外部时钟抖动组成时SNR上的抖动效应。不过，无论DAC或采样时钟振荡器的规格如何，不当的布局、接地和去耦技术可造成额外的时钟抖动，进而显著降低动态性能。

若将采样时钟信号与具有噪声的数字信号并行布线，肯定会因杂散耦合而导致性能下降。实际上，若将来自并行输出ADC的高速数据耦合到采样时钟，不仅会导致噪声增加，而且还可能造成额外的谐波失真，因为数字输出瞬态电流包含的能量与信号有关。