混迹模拟领域,模拟工程师不懂模数转换器(ADC)那怎么行?在电子领域中模拟技术是被公认的最难的技术,众多资深的模拟工程师无一不是从百上千次的实践中不断学习,不断摸索。但是作为初级的模拟工程师呢?如何能够快速的上手并在模拟技术领域快速的成长呢?本文针对模拟工程师的必备知识-模数转换器(ADC)进行了知识整理与讲解。 什么是ADC,ADC是什么意思 adc: Analog-to-Digital Converter的缩写,意思是模/数转换器。实现把模拟信号转变为数字量的设备称为模—数(A/D)转换器,简称ADC
ADC(A/D转换器)
在ADC转换器中,一般经过采样、保持、量化和编码这四个步骤来完成从模拟量到数字量的转换。 (1)采样与保持 (2)量化与编码 数字信号最低有效位的1即1LSB所代表的数量就是这个最小数量单位,称为量化单位,用Δ表示。 将采样输出电压用最小单位的整数倍来表示,这个过程就叫量化。 将量化的结果用代码表示出来的过程就称为编码。编码输出的结果就是A/D转换器的输出。 A/D转换电路方式 模—数转换器根据其工作原理大致分为并行式和并/串式A/D、逐次逼近式、双积分式和计数比较式A/D等几种形式。 逐次逼近式A/D由电压比较器、D/A转换器、逐次逼近寄存器(SAR)和控制逻辑等组成。 ADC0808/0809 IN0~IN7:模拟量输入脚; ADDA、ADDB、ADDC:通道地址输入端。 CLOCK:时钟输入端。 ALE:地址锁存允许端。 START:启动脉冲输入端。 EOC:转换结束信号端。 OE:允许输出端。 D7~D0引脚:转换所得8位数据在这8个管脚上输出,D7是最高位,D0是最低位。 UCC:电源正极输入端,接+5 V。 GND:地端,电源负极接至该端。 UREF(+)和UREF(-):分别为基准电压UREF的高电平端和低电平端。 ADC的主要技术参数 (1)分辨率 ADC关键性能指标及误区
由于ADC产品相对于网络产品和服务器需求小很多,用户和集成商在选择产品时对关键指标的理解难免有一些误区,加之部分主流厂商刻意引导,招标规范往往有不少非关键指标作被作为必须符合项。接下来就这些误区和真正的关键指标做一些探讨。 可以看出,误区所在均为沿用了服务器或交换机的一些指标,这些硬件配置并不代表ADC产品的真正性能,但一些厂商还是刻意利用这些指标(尤其是CPU和内存)来误导客户屏蔽竞争对手。 ADC真正关键的性能指标如下: 1.4/7层吞吐量。由于需要CPU进行复杂的4-7层处理,4/7层吞吐量交2/3层吞吐量要低很多,但这是ADC真正能处理的数据吞吐量。这也是2/3层 吞吐量对于ADC产品并不关键的原因。这个指标的测试方式通常是发送尽可能多HTTP GET请求,服务器应答较大HTTP对象(如512Kbytes或1MBytes,会分为若干数据包传输),计算无失败情况下线路上传输的数据量。差异在 于不同仪表厂商或不同测试可能会不计算2/3层包头或GET请求部分,由于这部分所占比例极小,影响不是很大。严格来说,横向比较时应该确定所取HTTP 对象大小及是否计算2/3层包头部分。 多种ADC的分析比较
A/D转换技术
现在的软件无线电、数字图像采集都需要有高速的A/D采样保证有效性和精度,一般的测控系统也希望在精度上有所突破,人类数字化的浪潮推动了A/D转换器不断变革,而A/D转换器是人类实现数字化的先锋。
逐次逼近型、积分型、压频变换型等,主要应用于中速或较低速、中等精度的数据采集和智能仪器中。分级型和流水线型ADC主要应用于高速情况下的瞬态信号处理、快速波形存储与记录、高速数据采集、视频信号量化及高速数字通讯技术等领域。此外,采用脉动型和折叠型等结构的高速ADC,可应用于广播卫星中的基带解调等方面。∑-Δ型ADC主应用于高精度数据采集特别是数字音响系统、多媒体、地震勘探仪器、声纳等电子测量领域。 下面对各种类型的ADC作简要介绍。 1.逐次逼近型ADC ADC性能提高的建议 虽然ADC看起来非常简单,但它们必须正确使用才能获得最优的性能。ADC具有与简单模拟放大器相同的性能限制,比如有限增益、偏置电压、共模输入电压限制和谐波失真等。ADC的采样特性需要我们更多地考虑时钟抖动和混叠。以下一些指南有助于工程师在设计中充分发挥ADC的全部性能。 模拟输入 要认真对待ADC的模拟输入信号,尽量使它保持干净,“无用输入”通常会导致“数字化的无用输出”。模拟信号路径应远离任何快速开关的数字信号线,以防止噪声从这些数字信号线耦合进模拟路径。 参考输入 参考输入应看作是另一个模拟输入,必须尽可能保持干净。参考电压(VREF)上的任何噪声与模拟信号上的噪声是没有区别的。一般ADC的数据手册上会 规定要求的去耦电容。这些电容应放置在离ADC最近的地方。为了节省电路板面积,PCB设计师有时会将去耦电容放在PCB的背面,这种情况应尽可能避免, 因为过孔的电感会降低高频时电容的去耦性能。VREF通常用来设置ADC的满刻度范围,因此减小VREF电压值会减小ADC的LSB值,使得ADC对系统 噪声更加敏感(1V满刻度10位ADC的LSB值等于1V/210=1mV)。 图1:典型的模数转换器功能框图 时钟输入 根据具体的应用,数字时钟输入可能与模拟输入具有同等的重要性。ADC中有两大噪声源:一个是由输入信号的量化引起的(正比于ADC中的位数),另一个是由时钟抖动引起的(在错误时间点采样输入信号)。根据以下公式,在非过采样ADC应用中量化噪声将限制最大可能的信噪比(SNR)值。 其中,N为ADC的位数、SNR为信噪比。 从直观感觉这是有意义的:每增加一位,ADC编码的总数量就会增加一倍,量化不确定性可降低一半(6dB)。因此理论上一个10位ADC可以提供61.96dB的SNR。根据以下等式,采样时钟上的任何抖动都会进一步降低SNR: 其中,SNRj是受抖动限制的SNR,fa是模拟输入频率,tj是时钟抖动的均方根(rms)值。 电源输入 大多数ADC有分离的电源输入,一个用于模拟电路,一个用于数字电路。推荐在尽量靠近ADC的位置使用足够多的去耦电容。尽量减少PCB的过孔数量, 并减小从ADC电源引脚到去耦电容的走线长度,从而使ADC和电容之间的电感为最小。就像参考电压去耦一样,电路板设计师为了节省电路板面积有时会把去耦 电容放在芯片下方PCB板的背面,基于同样的理由,这种情况也应避免。ADC数据手册一般会提供推荐的去耦方案。为了达到特定的性能,电源和地经常会采用 专门的PCB层实现。 数字输出 ADC开关数字信号输出会产生瞬时噪声,并向后耦合到ADC中敏感的模拟电路部分,从而引发故障。缩短输出走线长度以减小ADC驱动的电容负载有助于减小这一影响,在ADC输出端放置串行电阻也可以降低输出电流尖峰。ADC数据手册通常对此也有一些设计建议。 ADC输入噪声利弊分析
多数情况下,输入噪声越低越好,但在某些情况下,输入噪声实际上有助于实现更高的分辨率。这似乎毫无道理,不过继续阅读本指南,就会明白为什么有些噪声是好的噪声。 折合到输入端噪声(代码跃迁噪声)
实际的ADC在许多方面与理想的ADC有偏差。折合到输入端的噪声肯定不是理想情况下会出现的,它对ADC整体传递函数的影响如图1所示。随着模拟输 入电压提高,'理想'ADC(如图1A所示)保持恒定的输出代码,直至达到跃迁区,此时输出代码即刻跳变为下一个值,并且保持该值,直至达到下一个跃迁 区。理论上,理想ADC的'代码跃迁'噪声为0,跃迁区宽度也等于0.实际的ADC具有一定量的代码跃迁噪声,因此跃迁区宽度取决于折合到输入端噪声的量 (如图1B所示)。图1B显示的情况是代码跃迁噪声的宽度约为1个LSB(最低有效位)峰峰值。 图1:代码跃迁噪声(折合到输入端噪声)及其对ADC传递函数的影响 由于电阻噪声和'kT/C'噪声,所有ADC内部电路都会产生一定量的均方根(RMS)噪声。即使是直流输入信号,此噪声也存在,它是代码跃迁噪声存 在的原因。如今通常把代码跃迁噪声称为'折合到输入端噪声',而不是直接使用'代码跃迁噪声'这一说法。折合到输入端噪声通常用ADC输入为直流值时的若 干输出样本的直方图来表征。大多数高速或高分辨率ADC的输出为一系列以直流输入标称值为中心的代码(见图2)。为了测量其值,ADC的输入端接地或连接 到一个深度去耦的电压源,然后采集大量输出样本并将其表示为直方图(有时也称为'接地输入'直方图)。由于噪声大致呈高斯分布,因此可以计算直方图的标准 差σ,它对应于有效输入均方根噪声。参考文献1详细说明了如何根据直方图数据计算σ值。该均方根噪声虽然可以表示为以ADC满量程输入范围为基准的均方 根电压,但惯例是用LSB rms来表示。 图2:折合到输入端噪声对ADC'接地输入端'直方图的影响(ADC具有少量DNL) 虽然ADC固有的微分非线性(DNL)可能会导致其噪声分布与理想的高斯分布有细微的偏差(图2示例中显示了部分DNL),但它至少大致呈高斯分布。 如果DNL比较大,则应计算多个不同直流输入电压的值,然后求平均值。例如,如果代码分布具有较大且独特的峰值和谷值,则表明ADC设计不佳,或者更有 可能的是PCB布局布线错误、接地不良、电源去耦不当(见图3)。当直流输入扫过ADC输入电压范围时,如果分布宽度急剧变化,这也表明存在问题。 ADC输入转换器电路分析
许多高精度模/数转换器的输入范围要求介于0.0V至5.0V之间。例如,MAX1402 (18位多通道Σ-Δ ADC)测量两个输入之间的差值。典型的单端应用中,该ADC将输入电压与固定的基准电压(例如2.500V)进行比较:ADCIN = 0V时,数字输出代表0V – 2.5V = -2.5V;ADCIN = 2.5V时,输出代表2.5V – 2.5V = 0V;而ADCIN = 5V时,输出则表示为5V – 2.5V = 2.5V。由此,数字输出范围对应于0V至5V的ADCIN为±2.5V。 图1电路能够将±10.5V输入信号转换到MAX1402 ADC的输入量程(0V至5V)。ADC的两个通道(本案中的IN1和IN2)配置为全差分或高精度单端测量。R1、R2电阻分压器对输入进行变换,同时 采用3.28V为输入提供偏压。当输入接地时,ADC输入以2.5V为中心(VIN = 0V时,ADC数字输出为0)。元件的精度保证了ADC的16位精度。 图1. 本电路使输入范围为0V至5V (单端或差分)的ADC能够处理±10.5V的输入范围。 配置MAX1402为差分测量方式,可测量IN1和IN2之间的电压差。这些输入可接受±10.5V输入电压,而内部可编程增益放大器(PGA)用于提高小信号分辨率。例如,4倍增益可使ADC测量±2.625V输入信号时达到16位分辨率。 单端测量可以将输入配置为两个独立通道,并将其与IN6的2.50V基准电压进行比较。如需更高精度,可以将ADC配置为差分输入,其中一个通道作为地电位检测输入。 可以改变电阻分压器比例以适应不同的输入范围,但需要采用相同比例为电路提供偏压。例如,5:1的比例对应±15.0V的输入范围和3.00V偏压。 校准系统时,只需将输入接地,并把输入接到已知电压,然后记录输出值即可。可以采用这两个值计算每个输入范围的偏压和增益系数。 ADC输入阻抗信号链设计总结
了解转换器阻抗是信号链设计的一个重要内容。总之,若非真正需要,为什么要浪费大笔资金去购买昂贵的测试设备,或者费力去测量阻抗?不如使用数据手册提供的RC并联组合阻抗并稍加简单计算,这种获取转换器阻抗曲线的方法更快捷、更轻松。
还应注意,工艺电阻容差可高达±20%。即使费尽辛苦去测量任何器件的输入或输出阻抗,也只能获取一个数据点(当然,除非测量多个批次的许多器件随温度和电源电压变化的情况)。请使用数据手册中的仿真R||C值,它提供了关于特征阻抗与频率关系的足够信息,由此可以设计出正常工作的信号链。 ADC不同类型数字输出深解
在当今的模数转换器(ADC)领域,ADC制造商主要采用三类数字输出。这三种输出分别是:互补金属氧化物半导体(CMOS)、低压差分信号(LVDS)和电流模式逻辑(CML)。每类输出均基于采样速率、分辨率、输出数据速率和功耗要求,根据其工作方式和在ADC设计中的典型应用方式进行了论述。本文将讨论如何实现这些接口,以及各类输出的实际应用,并探讨选择和使用不同输出时需要注意的事项。此外还会给出关于如何处理这些输出的一般指南,并讨论各类输出的优劣。
基本知识
使用数字接口时,无论何种数字输出,都有一些相同的规则和事项需要考虑。首先,为实现最佳端接,接收器(FPGA或ASIC)端最好使用真正的电阻终 端。接收器端的反射可能会破坏系统的时序预算。使用CMOS和LVDS输出时,如果系统中有多个ADC,不要使用来自某个ADC的DCO(数据时钟输 出),否则可能导致时序错误以及接收器不适当地捕捉数据。在两个ADC之间需要保持精确时序的I/Q系统中,这点尤其要注意。即使两个ADC位于同一封装 中,也需要针对各ADC使用适当的DCO输出,从而保持精确的时序关系。另一个需要注意的重要参数是数据格式。必须确保ADC和接收器采用同一数据格式 (二进制补码或偏移二进制)。此外,数据转换速度也很重要。随着数据速率提高,接收器能够正确捕捉数据的距离减小,原因是互连和电缆带宽限制,以及由此引 起的符码间干扰等问题。这些只是为什么必须将互连视作传输线路的其中几个原因。以这种方式处理互连并了解传输线路的特性很重要。当数据速率提高时,以这种 方式了解互连变得更加重要。必须确保导线尺寸正确,并且信号层与返回层之间的间距适当。此外还必须选择具有稳定介电特性的电路板材料,使得走线特性在整个 互连长度上的波动尽可能小。理想情况下,传输线路可以传播到无穷远处,但在实际应用中,这显然是不可能的。集肤效应、电介质损耗和辐射损耗等因素全都会影 响传输线路参数,降低信号质量。因此,必须以正确的物理参数适当设计传输线路,并且确保发送器与接收器的阻抗匹配。这样做能够节省电能,并将最高质量的信号传输给接收器。 关于CMOS,我们所需要了解的
使用CMOS输出时,有多个方面需要考虑。首先考虑逻辑电平的典型开关速度(约1V/ns)、输出负载(每个门约10pF)和充电电流(每路输出约10mA)。应当采用尽可能小的容性负载,使充电电流最小。这可以利用尽可能短的走线仅驱动一个门来实现,最好没有任何过孔。此外还可以利用阻尼电阻来尽量降低充电电流。之所以必须将这些电流降至最小,是因为它们会迅速叠加。例如,一个四通道14位ADC的瞬态电流可能高达14 x 4 x 10 mA = 560 mA!串联阻尼电阻有助于抑制如此大的瞬态电流,降低输出瞬态效应产生的噪声,从而防止输出在ADC中造成额外的噪声和失真。 图1. 带阻尼电阻的CMOS输出驱动器。
阻尼电阻和容性负载的时间常数应小于输出数据速率周期的大约10%。例如,如果使用采样速率为80 MSPS的ADC,各CMOS输出端的容性负载为10 pF,则时间常数应为12.5 ns的大约10%,即1.25 ns。因此,阻尼电阻R可以设置为100Ω,这个阻值很容易获得,并且满足时间常数条件。选择更大的R值可能会降低输出数据建立时间性能,并干扰接收器端正常的数据捕捉。ADC CMOS输出端的容性负载只能是单门负载,无论如何都不应直接连接到高噪声数据总线。要连接到数据总线,应使用一个中间缓冲寄存器,从而将ADC CMOS输出端的负载降至最低。随着CMOS输出的数据速率提高,瞬态电流也会增大,导致更高的功耗。CML的优点是:因为数据的串行化,所以对于给定的分辨率,它需要的输出对数少于LVDS和CMOS驱动器。JESD204B接口规范所说明的CML驱动器还有一个额外的优势,因为当采样速率提高并提升输出线路速率时,该规范要求降低峰峰值电压水平。 ADC设计挑战:从高性能转向低功耗 新的应用需求不断推动模拟技术的发展:性能越来越高,集成度不断提高。ADC产品作为模拟IC的重要成员,在符合上述发展的趋势下,还存在自身的特点。 当使用“巧克力”手机时,不用按键只用轻触那泛着深红色光的区域,你是否知道电容感应技术改变了你的体验;当看到那小小的骑车机器人“村田顽童”可以 前进、倒退、爬坡并且停而不倒时,你是否知道其中使用了多种传感器以检测各个方向的倾斜角度和探测道路状况;当你惊叹残疾人可以自如地控制假肢完成复杂动 作时,你是否知道与假肢相连的探测器可以检测人体肌肉的最细微运动从而实现对假肢的控制;也许你并没有留意到用手机通话时显示屏会自动关闭以便降低功耗, 这是手机检测到显示屏被物体(例如耳朵)遮住时的操作……所有这些都表明:用户体验推动半导体和技术创新的进步,并在同时对模拟IC的性能提出更高要求。 同时,电子器件的集成度越来越高,例如AD9271在单一芯片上集成了一个完整的8通道超声接收器,其中的一个通道就包含低噪声放大器(LNA)、可 变增益放大器(VGA)、抗混叠滤波器(AAF)和12位 ADC。虽然集成是大趋势,但是还需要考虑成本,客户需要,技术要求,工艺发展等诸多因素。ADI大中国区资深业务经理周文胜说,“当性能指标要求特别高时,采用集成的方案并不明智;市场上需要什么样的芯片,芯片供应商就应该为实现这个系统去做一些相应的设计,ADI的‘智能分割’概念就是强调哪些功能模 块应该集成,哪些功能模块要分开放,最终使设计达到最符合客户的要求,也符合技术要求。把所有的芯片集成在一起,当工艺都一样时,整体BOM可以降低;但 当各芯片工艺不一样时,如果硬要把它们集成在一起可能会造成整个BOM上升。” 模数转换器(ADC)作为模拟IC的一种,也同样顺应上述模拟IC的发展趋势,但是它还遵循自身发展的规律。从最初的11位分辨率、50 kSps采样速率和500W功耗的SAR型ADC到现在的16位分辨率、1MSps采样速率并且仅7 mW功耗的ADC AD7980, ADC的性能已经取得了巨大进步。现有ADC存在7种结构:falsh, half-flash, folding, SAR, pipelined, sigma-delta和未知结构。其中piplined和未知结构具有最佳的整体性能,所以它们非常适合例如无线收发器应用和军用等高性能要求的应 用;SAR ADC具有最宽的采样速率,虽然它不是最快的,但由于低成本和低功耗使其很受欢迎。Sigma-delta ADC具有最高的分辨率,但是采样速度较低,从kSps到MSps;而flash ADC由于其并行结构具有最高采样速率可达GSps,但是由于非线性使其分辨率限制在8位以内。 在进行ADC性能比较时通常使用品质因数:P=2B×fs和F=(2B×fs)/Pdiss,其中B是SNR比特数,fs是采样速率;Pdiss是功 耗。文献1认为,在开发高功率效率的ADC设计上取得了显著进步,但是,ADC的分辨率和速度的乘积P在1993年~1999年的6年中几乎没有进步。文 献[2]针对4家主要IC制造商(ADI, Maxim, NS和TI)的ADC产品的3个通用性能指标(采样速率、分辨率和功耗)分析后认为:上述P并不是恒定的,而是在低采样速率下部分P有一些改善;在高采样速率下部分P有一定降低(见图1)。 Sigma-delta和flash转换器是上述7中结构中仅有的F随时间降低的两种结构。这两种ADC针对特定要求,只有较窄的应用范围,它们都需 要牺牲更多的功耗用于实现更高性能,这导致了F的降低。余下的SAR, pipelined等5种结构满足速度和分辨率的中等应用要求,因而能获得更高的F。二十多年来,ADC技术的发展一直被新应用推动,从而促进P的增加。 虽然UWB,OFDM和雷达系统等应用推动ADC性能极限发展,ADC设计的主要挑战已经从性能扩展转向降低功耗,这一挑战在移动通信和SDR应用中尤为突出。 选择转换器时,常被忽略的九项ADC技术指标 回复:运算放大器、单片机、示波器、模拟、毕设、电阻、DSP、傅里叶、阻抗、小波、信号、电路、面试、电源、FPGA、USB、CAN(回复你想看的) EDN电子技术设计微信号: edn-china 电子工程师的灵感设计之源 ▼点击原文看更多文章 |
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