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逻辑电平设计规范——值得收藏

 Ricky_图书馆 2016-05-01

1、TTL 器件和 CMOS 器件的逻辑电平
1.1:逻辑电平的一些概念
要了解逻辑电平的内容,首先要知道以下几个概念的含义:


1:输入高电平(VIH): 保证逻辑门的输入为高电平时所允许的最小输入高电平,当输入电平高于 VIH 时,则认为输入电平为高电平。


2:输入低电平(VIL):保证逻辑门的输入为低电平时所允许的最大输入低电平,当输入电平低于 VIL 时,则认为输入电平为低电平。


3:输出高电平(VOH):保证逻辑门的输出为高电平时的输出电平的最小值,逻辑门的输出为高电平时的电平值都必须大于此 VOH。


4:输出低电平(VOL):保证逻辑门的输出为低电平时的输出电平的最大值,逻辑门的输出为低电平时的电平值都必须小于此 VOL。


5:阀值电平(VT): 数字电路芯片都存在一个阈值电平,就是电路刚刚勉强能翻转作时的电平。它是一个界于 VIL、VIH 之间的电压值,对于 CMOS 电路的阈值电平,基本上是二分之一的电源电压值,但要保证稳定的输出,则必须要求输入高电平> VIH,输入低电平
不稳定状态。


对于一般的逻辑电平,以上参数的关系如下:
VOH > VIH > VT > VIL > VOL。
6:IOH:逻辑门输出为高电平时的负载电流(为拉电流)。
7:IOL:逻辑门输出为低电平时的负载电流(为灌电流)。
8:IIH:逻辑门输入为高电平时的电流(为灌电流)。
9:IIL:逻辑门输入为低电平时的电流(为拉电流)。

扇出能力也就是输出驱动能力,通常用驱动同类器件的数量来衡量。
TTL: 扇出能力一般在 10 左右。
CMOS: 静态时扇出能力达 1000 以上,但 CMOS 的交流(动态)扇出能力没有这样高,要根据工作频率和负载电容来考虑决定。


限制因素是输入信号上升时间:本身输出

电阻和下级输入电容形成积分电路影响输入信号的上升时间(输入信号从低电平上升到VIH min 所需时间),实际电路当中,尽量使被驱动输入端限制在 10 以内。


ECL:由于 ECL 的工作速度高,考虑到负载电容的影响, ECL 的扇出一般限制在10 以内。
门电路输出极在集成单元内不接负载电阻而直接引出作为输出端,这种形式的门称为开路门。开路的 TTL、 CMOS、 ECL 门分别称为集电极开路( OC)、漏极开路
( OD)、发射极开路( OE),使用时应审查是否接上拉电阻( OC、 OD 门)或下拉电阻
( OE 门),以及电阻阻值是否合适。对于集电极开路( OC)门,其上拉电阻阻值 RL 应
满足下面条件:
( 1): RL < (="" vcc-voh)="">
( 2): RL > ( VCC-VOL) /( IOL+m*IIL)
其中 n:线与的开路门数; m:被驱动的输入端数。
1.2:常用的逻辑电平
逻辑电平:有 TTL、 CMOS、 ECL、 PECL、 GTL; RS232、 RS422、 LVDS 等。


其中 TTL CMOS 的逻辑电平按典型电压可分为四类: 5V 系列( 5V TTL 5VCMOS)、 3.3V 系列, 2.5V 系列和 1.8V 系列。

5V TTL 5V CMOS 逻辑电平是通用的逻辑电平。
3.3V 及以下的逻辑电平被称为低电压逻辑电平,常用的为 LVTTL 电平。低电压的逻辑电平还有 2.5V 1.8V 两种。
ECL/PECL LVDS 是差分输入输出。
RS-422/485 RS-232 是串口的接口标准, RS-422/485 是差分输入输出, RS-232是单端输入输。


1.3开路门

 门电路输出极在集成单元内不接负载电阻而直接引出作为输出端,这种形式的门称为开路门。开路的TTL、CMOS、ECL门分别称为集电极开路(OC)、漏极开路(OD)、发射极开路(OE),使用时应审查是否接上拉电阻(OC、OD门)或下拉电阻(OE门),以及电阻阻值是否合适。对于集电极开路(OC)门,其上拉电阻阻值RL应满足下面条件:
(1): RL < (vcc-voh)/(n*ioh+m*iih)="">
(2): RL > (VCC-Vol) /(Iol+m*Iil)  灌电流尽可能小

其中n:线与的开路门数;m:被驱动的输入端数。


2、逻辑电平匹配

2.1为什么要进行逻辑电平匹配?

TTL、CMOS、ECL等输入、输出电平标准不一致,同时采用上述多种器件互连时,为了使前级输出的逻辑0和1能被后级安全、可靠地识别,应考虑电平之间的转换问题。

另一方面各种器件所需的输入电流、输出驱动电流不同,为了驱动大电流器件、远距离传输、同时驱动多个器件,都需要审查电流驱动能力:输出电流应大于负载所需输入电流。


2. 进行逻辑电平匹配所要遵循的原则

a.电平关系,驱动器件的输出电压必须处在负载器件所要求的输入电压范围,包括高、低电压值。

b.驱动能力,驱动器件必须能对负载器件提供灌电流最大值。驱动器件必须对负载器件提供足够

大的拉电流。

c.时延特性,在高速信号进行逻辑电平转换时,会带来较大的延时,设计时一定要充分考虑其容

限。

d.选用电平转换逻辑芯片时应慎重考虑,反复对比。通常逻辑电平转换芯片为通用转换芯片,可

靠性高,设计方便,简化了电路,但对于具体的设计电路一定要考虑以上三种情况,合理选用。

e.应保证合格的噪声容限VohminVihmin≥0.4VVilmaxVolmax≥0.4V),并且输出电压不超过输入电压允许范围。

f.对上升/下降时间的影响。应保证Tplh和Tphl满足电路时序关系的要求和EMC的要求。

g.对电压过冲的影响。过冲不应超出器件允许电压绝对最大值,否则有可能导致器件损坏。

其中条件1,属于门电路电压兼容性的问题,条件2属于扇出数的问题。


2.2 实例

5VTTL门作驱动源


驱动3.3V TTL/CMOS             通过LVC/LVT系列器件(为TTL/CMOS逻辑电平输入,LVTTL逻辑电平输出)进行转换。


驱动5V CMOS                       上拉5V电阻,或使用AHCT系列器件(为5VTTL输入、5VCMOS输出)进行转换。


3.3VTTL/CMOS门作驱动源


驱动5V CMOS                        使用AHCT系列器件(为5VTTL输入、5VCMOS输出)进行转换(3.3VTTL电平( LVTTL)与5VTTL电平可以互连)。


5VCMOS门作驱动源


驱动3.3V TTL/CMOS             通过LVC/LVT器件(输入是TTL/CMOS逻辑电平,输出是LVTTL逻辑电平)进行转换。


2.5VCMOS逻辑电平的互连                

      随着芯片技术的发展,未来使用2.5V电压的芯片和逻辑器件也会越来越多,这里简单谈一下2.5V逻辑电平与其他电平的互连,主要是谈一下2.5V逻辑电平与3.3V逻辑电平的互连。(注意:对于某些芯片,由于采用了优化设计,它的2.5V管脚的逻辑电平可以和3.3V的逻辑电平互连,此时就不需要再进行逻辑电平的转换了。)


      1)3.3V TTL/CMOS逻辑电平驱动2.5VCMOS逻辑电平

       2.5V的逻辑器件有LVLVCAVCALVTALVC等系列,其中前面四种系列器件工作在2.5V时可以容忍3.3V的电平信号输入而ALVC不行,所以可以使用LVLVCAVCALVT系列器件来进行3.3VTTL/CMOS逻辑电平到2.5VCMOS逻辑电平的转换。


      2)2.5V CMOS逻辑电平驱动3.3V TTL/CMOS逻辑电平

       2.5V CMOS逻辑电平的VOH2.0V,而3.3VTTL/CMOS的逻辑电平的VIH也为2.0V,所以直接互连的话可能会出问题(除非3.3V的芯片本身的VIH参数明确降低了)。此时可以使用双轨器SN74LVCC3245A来进行2.5V逻辑电平到3.3V逻辑电平的转换。


2.3 差分信号接口

a.CML接口
CML 是所有高速数据接口形式中最简单的一种,它的输入与输出是匹配好的,从而减少了外围器件,也更适合于在高的频段工作。它所提供的信号摆幅较小,从而功耗更低。


CML接口输出结构:CML 接口的输出电路形式是一个差分对,该差分对的集电极电阻为50Ω,如图3中所示,输出信号的高低电平切换是靠共发射极差分对的开关控制的,差分对的发射极到地的恒流源典型值为16mA,假定CML 输出负载为一50Ω上拉电阻,则单端CML 输出信号的摆幅为Vcc~Vcc-0.4V。在这种情况下,差分输出信号摆幅为800mV,共模电压为Vcc-0.2V。若CML输出采用交流耦合至50Ω负载,这时的直流阻抗有集电极电阻决定,为50Ω,CML 输出共模电压变为Vcc-0.4V,差分信号摆幅仍为800mV。在交流和直流耦合情况下输出波形见图。


CML接口输入结构:

CML 输入结构有几个重要特点,这也使它在高速数据传输中成为常用的方式,如图所示,MAXIM公司的CML 输入阻抗为50Ω,容易使用。输入晶体管作为射随器,后面驱动一差分放大器。



b.PECL接口
PEL 是有ECL标准发展而来,在PECL电路中省去了负电源,较ECL 电路更方便使用。PECL信号的摆幅相对ECL 要小,这使得该逻辑更适合于高速数据的串性或并行连接。



PECL接口输出结构:PECL 电路的输出结构如图1 所示,包含一个差分对和一对射随器。输出射随器工作在正电源范围内,其电流始终存在,这样有利于提高开关速度。标准的输出负载是接50Ω至VCC-2V的电平上,如图1 中所示,在这种负载条件下,OUT+与OUT-的静态电平典型值为VCC-1.3V,OUT+与OUT-输出电流为14mA。PECL 结构的输出阻抗很低,典型值为4~ 5Ω,这表明它有很强的驱动能力,但当负载与PECL 的输出端之间有一段传输线时,低的阻抗造成的失配将导致信号时域波形的振铃现象。


PECL接口输入结构:PECL 输入结构如图所示,它是一个具有高输入阻抗的差分对。该差分对共模输入电压需偏置到VCC-1.3V,这样允许的输入信号电平动态最大。MAXIM公司的PECL 接口有两种形式的输入结构,一种是在芯片上已加有偏置电路,如MAX3867、MAX3675,另一种则需要外加直流偏置。


3.LVDS接口
LVDS 用于低压差分信号点到点的传输,该方式有三大优点,从而使得它更具有吸引力。

A)LVDS 传输的信号摆幅小,从而功耗低,一般差分线上电流不超过4mA,负载阻抗为100Ω。这一特征使它适合做并行数据传输。

B)LVDS 信号摆幅小,从而使得该结构可以在2.4V 的低电压下工作。

C)LVDS 输入单端信号电压可以从0V 2.4V 变化,单端信号摆幅为400mV,这样允许输入共模电压从0.2V 2.2V范围内变化,也就是说LVDS 允许收发两端地电势有±1V的落差。


LVDS接口输出结构:电路差分输出阻抗为100Ω,表三列出了其他一些指标。


LVDS接口输入结构 :LVDS 输入结构如图所示,输入差分阻抗为100Ω,为适应共模电压宽范围内的变化,输入级还包括一个自动电平调整电路,该电路将共模电压调整为一固定值,该电路后面是一个SCHMITT触发器。SCHMITT触发器为防止不稳定,设计有一定的回滞特性,SCHIMTT后级是差分放大器。  


 

2.4、差分信号接口的连接
a.CML到CML的连接
CML 到CML 之间连接分两种情况,当收发两端的器件使用相同的电源时,CML 到CML 可以采用直流耦合方式,这时不需加任何器件;当收发两端器件采用不同电源时,一般要考虑交流耦合,如图8 中所示,注意这时选用的耦合电容要足够大,以避免在较长连0 或连1 情况出现时,接收端差分电压变小。


b.PECL到PECL的连接

PECL 到PECL 的连接分直流耦合和交流耦合两种形式,下面分别介绍:
直流耦合情况
PECL 负载一般考虑是通过50Ω接到Vcc-2V的电源上(此时也正好满足输入端经50Ω到Vcc-1.3V ),一般该电源是不存在的,因此通常的做法是利用电阻分压网络做等效电路,如图9 中所示,该等效电路应满足如下方程:

3.3V 供电时,电阻按5%的精度选取,R1 130ΩR2 82Ω。而在5V 供电时,R182ΩR2 130Ω(125Ω)


这种等效电路同时提供50Ω (上图两个电阻的并联值)的交流阻抗以匹配传输线。然而并没有规定,PECL 的输出阻抗要和传输线特征阻抗匹配。


交流耦合情况
PECL 在交流耦合输出到50Ω的终端负载时,要考虑PECL 的输出端加一直流偏置电阻。


PECL的输出共模电压需固定在Vcc-1.3V,在选择直流偏置电阻时仅需该电阻能够提供14mA 到地的通路,这样R1=Vcc-1.3V/14mA。在3.3V 供电时,R1=142Ω5V 电时,R1=270Ω。然而这种方式给出的交流负载阻抗低于50Ω,在实际应用中,3.3V供电时,R1 可以从142Ω200Ω之间选取,5V 供电时,R1 可以从270Ω350Ω之间选取,原则是让输出波形达到最佳。

PECL 交流耦合另外有两种改进结构,一种是在信号通路上串接一个电阻,从而可以增大交流负载阻抗使之接近50Ω;另一种方式是在直流偏置通道上串接电感,以减少该偏置通道影响交流阻抗。R3R2 的选择应考虑如下几点:

1PECL 输入直流偏压应固定在Vcc-1.3V

2)输入阻抗应等于传输线阻抗;

3)低功耗;

4)外围器件少。

LVDS到LVDS的连接
因为LVDS 的输入与输出都是内匹配的,所以LVDS 间的连接可以如图中那样直接连接。


2.5.LVDS,PECL,CML 间的互连
在下面的讨论中,PECL 按3.3V 供电考虑,即LVPECL情况。
a、 LVPECL到CML的连接
交流耦合情况
LVDS到CML的一种连接方式就是交流耦合方式,如图13 所示。在LVPECL的两个输出端各加一个到地的偏置电阻,电阻值选取范围可以从142Ω到200Ω。如果LVPECL的输出信号摆幅大于CML 的接收范围,可以在信号通道上串一个25Ω的电阻,这时CML 输入端的电压摆幅变为原来的0.67 倍。  (LVPECL输出摆幅 600-1000mV,CML输入摆幅400-1000mV)    


直流耦合情况
在LVPECL到CML 的直流耦合连接方式中需要一个电平转换网络,如图14中所示。该电平转换网络的作用是匹配LVPECL的输出与CML的输入共模电压。一般要求该电平转换网络引入的损耗要小,以保证LVPECL的输出经过衰减后仍能满足CML 输入灵敏度的要求;另外还要求自LVPECL端看到的负载阻抗近似为50Ω。下面以LVPECL驱动MAX3875的CML 输入为例说明该电平转换网络。


b、LVPECL到LVDS的连接
直流耦合情况
LVPECL到LVDS 的直流耦合结构需要一个电阻网络,如图17中所示,设计该网络时有这样几点必须考虑:首先,我们知道当负载是50Ω接到Vcc-2V时,LVPECL的输出性能是最优的,因此我们考虑该电阻网络应该与最优负载等效;然后我们还要考虑该电阻网络引入的衰减不应太大,LVPECL输出信号经衰减后仍能落在LVDS 的有效输入范围内。注意LVDS 的输入差分阻抗为100Ω,或者每个单端到虚拟地为50Ω,该阻抗不提供直流通路,这里意味着LVDS输入交流阻抗与直流阻抗不等。LVPECL到LVDS 的直流耦合所需的电阻网络需满足下面方程组:

考虑VCC = +3.3V情况,解上面的方程组得到:R1 =182   ,R2 =47.5   ,R3 =47.5   ,VA = 1.13V,RAC =51.5   ,RDC = 62.4  ,增益 =0.337。通过该终端网络连接LVPECL输出与LVDS输入时,实测得VA = 2.1V,VB =1.06V。假定LVPECL差分最小输出电压为930mV,在LVDS的输入端可达到313mV,能够满足LVDS输入灵敏度要求。考虑信号较大时,如果LVPECL的最大输出为1.9V,LVDS的最大输入电压则为640mV,同样可以满足LVDS输入指标要求。(LVPECL摆幅600-1000mV, LVDS250-400mV)

交流耦合情况
LVPECL到LVDS 的交流耦合结构如图18 所示,LVPECL的输出端到地需加直流偏置电阻(142Ω到200Ω),同时信号通道上一定要串接50Ω电阻,以提供一定衰减。LVDS 的输入端到地需加5KΩ电阻,以提供共模偏置。


c、LVDS到LVPECL的连接

直流耦合情况
LVDS到LVPECL的直流耦合结构中需要加一个电阻网络,如图19 所示,该电阻网络完成直流电平的转换。LVDS输出电为1.2V,LVPECL的输入电平为Vcc-1.3V。LVDS 的输出是以地为基准,而LVPECL的输入是以电源为基准,这要求考虑电阻网络时应注意LVDS 的输出电位不应对供电电源敏感;另一个问题是需要在功耗和速度方面折中考虑,如果电阻值取的较小,可以允许电路在更高的速度下工作,但功耗较大,LVDS 的输出性能容易受电源的波动影响;还有一个问题就是要考虑电阻网络与传输线的匹配。电阻值可以通过下面的方程导出。


Vcc 电压为3.3V 时,解上面的方程得:R1=374ΩR2=249ΩR3=402ΩVA=1.2VVB=2.0VRIN=49ΩGain=0.62LVDS 的最小差分输出信号摆幅为500mV,在上面结构中加到LVPECL输入端的信号摆幅变为310mV,该幅度低于LVPECL的输入标准,但对于绝大多数MAXIM公司的LVPECL电路来说,该信号幅度是足够的,原因是MAXIM公司LVPECL输入端有较高的增益。在实际应用中,读者可根据器件的实际性能作出自己的判断。(LVPECL摆幅600-1000mVLVDS250-400mV

交流耦合情况
LVDS 到LVPECL的交流耦合结构较为简单,图20 给出了两个例子


d、CMLLVDS间互连
一般情况下,在光传输系统中没有CMLLVDS 的互连问题,因为LVDS 通常用作并联数据的传输,数据速率为155MHz622MHz1.25GHz,而CML 常用来做串行数据的传输,数据速率为2.5GHz10GHz。不管怎样,作为特殊情况,在这里给出了它们间互连的交流解决方案,如图21 和图22。需注意CML 的输出信号摆幅应落在LVDS 的有效工作范围内。

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