UART通信接口设计

lixinhecom 2016-06-06

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1、UART通信协议

UART：Universal Asynchronous Receiver/Transmitter，通用异步接收/发送装置，所谓异步，就是说发送和接受不能同时进行，是单工的。对于UART的verilog设计，简单的说就是需要“波特率发生器”与“数据传输时序”两个模块，如下：

（1）波特率

在UART通信协议中很重要的一个定义，就是“波特率”，即传输数据时的速率。波特率一般有以下这些：

（2）数据传输时序

对于UART数据传输的协议，如下所示。其中奇偶校验位与停止位不是必须的。而“起始位、资料位、停止位”则是必须的。一般资料位为8 bits。

位	定义
起始位	先发出一个逻辑”0”的信号，表示传输字符的开始。
资料位	紧接着起始位之后。资料位的个数可以是4、5、6、7、8等，构成一个字符。通常采用ASCII码。从最低位开始传送，靠时钟定位。
奇偶校验位	资料位加上这一位后，使得“1”的位数应为偶数(偶校验)或奇数(奇校验)，以此来校验资料传送的正确性。
停止位	它是一个字符数据的结束标志。可以是1位、1.5位、2位的高电平。
空闲位	处于逻辑“1”状态，表示当前线路上没有资料传送。

具体的时序图如下所示。A-b为起始位，b-c为资料位，c-d为停止位。

2、UART硬件设计

UART是计算机中串行通信端口的关键部分。在计算机中，UART相连于产生兼容RS232规范信号的电路。RS232标准定义逻辑“1”信号相对于地为-3到-15伏，而逻辑“0”相对于地为3到15伏。所以，当一个微控制器中的UART相连于PC时，它需要一个RS232驱动器来转换电平。

如下图所示，UART硬件电路灰常的简单，只需要一块电平转换芯片即可。电平转换芯片一般用Max3232、Max232，SP3232等，其中Maxim公司的电平转换芯片比较常用。跟PC和处理器相连接的，只要相应的TXD、RXD两根信号线即可。

3、UART Verilog设计

基于FPGA的UART设计，其实在单片机中没有这么一说。单片机中早已有了UART的IP，我们只要调用函数即可，但FPGA中，纯硬件设计电路上，我们想要使用串口来调试，那我们就必须了解彻底UART通信协议，必须自己动手写UART的硬核。利用硬件描述语言，相当的方便。

UART驱动代码的编写，算是比较简单的设计了。Bingo当年用VHDL编写串口通信，后来学了Verilog，重新来过，最后修改串口，改善得到稳定的版本，经过多次测试，上万数据传输未出现过错误，已应用于多个项目中，在此献丑，希望对你有用。

以下是相关的下载信息：

（1）串口调试助手

http://www./lib/detail.aspx?id=86809

（2）uart_io_test工程

http://www./lib/detail.aspx?id=86812

（3）uart_fifo_design工程

http://www./lib/detail.aspx?id=86813

对于基于FPGA的Verilog设计UART通信接口的代码分析，如下所示：

（1）波特率发生器

如果您看过前面章节，那您是否还记得“第九章为所欲为——教你什么才是真正的任意分频”？此处我们为了达到标准的频率，最大极限的不想出现任何误差，Bingo利用自己设计的“相位控制分频原理”，来完成此模块的设计。具体的分频原理请看第九章，此处不再做累赘的阐述，谢谢。

关于本模块的主要代码，如下：

/*************************************************

* Module Name : clk_generator.v

* Engineer : Crazy Bingo

* Target Device : EP2C8Q208C8

* Tool versions : Quartus II 11.0

* Create Date : 2011/01/27

* Revision : v1.0

* Description :

**************************************************/

module clk_generator

(

input clk,

input rst_n,

output clk_bps,

output clk_smp

);

//------------------------------------------

/************clk_smp = 16*clk_bps************

Freq_Word1 <= 32'd25770; Freq_Word1 <= 32'd412317; //300 bps

Freq_Word1 <= 32'd51540; Freq_Word2 <= 32'd824634; //600 bps

Freq_Word1 <= 32'd103079; Freq_Word2 <= 32'd1649267; //1200 bps

Freq_Word1 <= 32'd206158; Freq_Word2 <= 32'd3298535; //2400 bps

Freq_Word1 <= 32'd412317; Freq_Word2 <= 32'd6597070; //4800 bps

Freq_Word1 <= 32'd824634; Freq_Word2 <= 32'd13194140; //9600 bps

Freq_Word1 <= 32'd1649267; Freq_Word2 <= 32'd26388279; //19200 bps

Freq_Word1 <= 32'd3298535; Freq_Word2 <= 32'd52776558; //38400 bps

Freq_Word1 <= 32'd3693672; Freq_Word2 <= 32'd59098750; //43000 bps

Freq_Word1 <= 32'd4810363; Freq_Word2 <= 32'd76965814; //56000 bps

Freq_Word1 <= 32'd4947802; Freq_Word2 <= 32'd79164837; //57600 bps

Freq_Word1 <= 32'd9895605; Freq_Word2 <= 32'd158329674; //115200bps

Freq_Word1 <= 32'd10995116; Freq_Word2 <= 32'd175921860; //128000bps

Freq_Word1 <= 32'd21990233; Freq_Word2 <= 32'd351843721; //256000bps

*****************************************************/

//only want to generate beautiful clk for bsp and sample

reg [31:0] bps_cnt1;

reg [31:0] bps_cnt2;

always@(posedge clk or negedge rst_n)

begin

if(!rst_n)

begin

bps_cnt1 <= 0;

bps_cnt2 <= 0;

end

else

begin

bps_cnt1 <= bps_cnt1 + 32'd9895605;

//Bps=115200bps

bps_cnt2 <= bps_cnt2 + 32'd158329674;

//Bps=115200bps*16

end

//------------------------------------------

//clk_bps sync bps generater

reg clk_bps_r0,clk_bps_r1,clk_bps_r2;

always@(posedge clk or negedge rst_n)

begin

if(!rst_n)

begin

clk_bps_r0 <= 0;

clk_bps_r1 <= 0;

clk_bps_r2 <= 0;

end

else

begin

if(bps_cnt1 < 32'h7FFF_FFFF)

clk_bps_r0 <= 0;

else

clk_bps_r0 <= 1;

clk_bps_r1 <= clk_bps_r0;

clk_bps_r2 <= clk_bps_r1;

end

assign clk_bps = ~clk_bps_r2 & clk_bps_r1;

//------------------------------------------

//clk_smp sync receive bps generator

reg clk_smp_r0,clk_smp_r1,clk_smp_r2;

always@(posedge clk or negedge rst_n)

begin

if(!rst_n)

begin

clk_smp_r0 <= 0;

clk_smp_r1 <= 0;

clk_smp_r2 <= 0;

end

else

begin

if(bps_cnt2 < 32'h7FFF_FFFF)

clk_smp_r0 <= 0;

else

clk_smp_r0 <= 1;

clk_smp_r1 <= clk_smp_r0;

clk_smp_r2 <= clk_smp_r1;

end

assign clk_smp = ~clk_smp_r2 & clk_smp_r1;

endmodule

代码中Bingo设置了多个选项的bps，根据您的需要，可以直接修改代码，来达到自己的要求。本模块的功能主要功能是生成两个时钟：

a) clk_bps : UART TXD信号线数据发送的波特率

b) clk_smp： UART RXD信号线数据接受的采样速率，以对已波特率的16倍速度采样，捕获数据的中点，在数据最稳态读取数据，达到最大限制的稳定。

（2）TXD发送模块

这部分代码比较简单，因为FPGA是主控，只要根据固定的时序给数据即可。Bingo设计了一个状态机来完成时序，状态机代码如下：

always@(posedge clk or negedge rst_n)

begin

if(!rst_n)

begin

txd_state <= T_IDLE;

txd_flag_r <= 0;

txd <= 1'b1;

end

else

begin

case(txd_state)

T_IDLE:

begin

txd <= 1;

txd_flag_r <= 0;

if(txd_en == 1)

txd_state <= T_SEND;

else

txd_state <= T_IDLE;

end

T_SEND:

begin

if(clk_bps == 1)

begin

if(txd_cnt < 4'd9)

txd_cnt <= txd_cnt + 1'b1;

else

begin

txd_cnt <= 0;

txd_state <= T_IDLE;

txd_flag_r <= 1;

end

case(txd_cnt)

4'd0: txd <= 0;

4'd1: txd <= txd_data[0];

4'd2: txd <= txd_data[1];

4'd3: txd <= txd_data[2];

4'd4: txd <= txd_data[3];

4'd5: txd <= txd_data[4];

4'd6: txd <= txd_data[5];

4'd7: txd <= txd_data[6];

4'd8: txd <= txd_data[7];

4'd9: txd <= 1;

endcase

end

endcase

end

End

数据发送的状态机设计如下：

同时，为了软件调试，数据识别等的方便，Bingo在此模块设置了数据发送标志位。此部分主要参考了Bingo“第七章你想干嘛——边沿检测技术”的方法，此处不再做累赘阐述，若有不懂请看上文。此部分代码如下：

//-------------------------------------

//Capture the falling of data transfer over

reg txd_flag_r0,txd_flag_r1;

always@(posedge clk or negedge rst_n)

begin

if(!rst_n)

begin

txd_flag_r0 <= 0;

txd_flag_r1 <= 0;

end

else

begin

txd_flag_r0 <= txd_flag_r;

txd_flag_r1 <= txd_flag_r0;

end

assign txd_flag = txd_flag_r1 & ~txd_flag_r0;

（3）RXD发送模块

由于接收数据的时候，主控是PC，从机是FPGA，因此FPGA需要采样数据。以上波特率发生器中讲到过，采样时钟clk_bps = 16*clk_bps。FPGA硬件描述，通过计数，当采样到RXD数据起始位信号有效时，0-7-15开始计数，，其中7为数据的中点，最稳定的时刻。因此在此时采样数据，能够达到最稳定的效果。Bingo设计代码如下：

always@(posedge clk or negedge rst_n)

begin

if(!rst_n)

begin

smp_cnt <= 0;

rxd_cnt <= 0;

rxd_data <= 0;

rxd_state <= R_IDLE;

end

else if(clk_smp == 1)

begin

case(rxd_state)