反激实测波形中引述的一些问题探讨

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反激波形细节探讨和一些见解，见目录： 
1，MOSFET 源极流出的电流（Is）波形，分析和改善
2，MOSFET 栅极Vgs波形，关于密勒平台原理及改善
3，Vds电压波形，关于尖峰电压的尖峰振铃解决的一些办法以及引伸的一些探讨
4，动态负载测试波形，关于动态特性的测试、判断、改善的办法
5，Hold-up time（保持时间）测试波形，关于保持时间的改善方法
6，容性带载起机输出波形，作用及设计要点

1，MOSFET 源极流出的电流（Is）波形，分析和改善

针对反激电源开发过种中的一些具体问题，以实测波形中的细节作探讨，以下先上一图： 
Is电流波形上的细节图 


 
A点，Ids电流前端尖峰所引起的原因 

B点，在下降时出现的凹口

A： 
首先，这个尖峰为MOS开通时出现的，根据反激回路，Ids电流环为Vbus经变压器原边、MOS形成回路。原边线圈电感特性，其电流不能突变，本应成线性上升，但由于原边线圈匝间存在的分布电容，在开启瞬间，使Vbus经分存电容C到MOS有一高频通路，所以形成一时间很短尖峰：

 这个尖峰怎样才能消除呢？

很显然，其为变压器的原边分布参数造成，可以从绕线层间加大间隙来减少耦合，也可以尽量设计成单层绕组（单层绕线，就是变压器尽量选用Ae大的，使设计时绕组圈数少，可以一层或两绕无。尽量减少叠层，减少线与线之间的接触面，进而达到减少分布电容的目的。），如三明治式把原边分开对此尖峰有改善，当然，回为绕组不能完全避免存在分布电容，所以这个尖峰是很难完全消除的。

针对B点的情况，做了以下测试，大家请看两个图 
图一，用ST21NM60 ，拐点低一些 


 

图二，用IPA60R190C6,拐点要高一些 



1，从水平测试线可以看出，第二款MOS在Ids下降时出现的拐点比第一款MOS要高一点。不同MOS管对此处的影响不同， 
2，ST21NM60这款MOS我从外形上看很像假货，丝印下的封装塑面有横向条纹，引脚很单薄，比一般的ST MOS对比很薄很软。这些是题外话，只是说无法从两款MOS的datasheet异对比，具体原因大家可以杜撰下。

MOS关断时，漏感能量流出给Coss充到最点，即Vds反射尖峰的顶点上。到最高点后Lk相位翻转，Coss反向放电，这时电流流出，也就是Id负电流部分的产生。

Is = Id Cgs的充放电流

Id 

 

Is 

当然Id波形可看到，关断时刻并不成直线下降，成一定的斜率，关断速度稍慢

ID比IS大，是由于IS叠加了一个反向电流，反以出现下降拐点，所以会低一点。

驱动回路在关断时从MOS流出的电流Igs2。

MOS S脚下测的电流其除Id外，有Ig驱动的叠加，所上面波形其下降沿拐点为Ig造成，并不是MOS在关断时的真实情况

2，MOSFET 栅极Vgs波形，关于密勒平台原理及改善


围绕反激波形，接着上图，以下为MOS的驱动电压波形，在上升沿有明显的折点C，理想的驱动波形为线性上升无转折的，所以，为什么会这样，大家可给出自已的意见 

接上图
MOS驱动信号我们都知道，基本都是标准的方波，但接到MOS时，为什么会出现这种情况，先了解下MOS内的分布参数：

手画了张驱动信号波形来说明下情况
设t0时刻是驱动波形上升的时刻 
t1时刻是驱动波形上突后走平的那个台阶. 
当t0-t1时刻:Ciss=Cgs ,驱动I给Cgs充电,Vgs上升 
t1时刻:Vgs上升到MOS的开通电压,此时的MOS开始导通，与此同时Cgd通过D-S极放电,当Vds<=Vgs时,Cgd开始反向充电,Vgs会突然变小,此时对于MOS的输入电容Ciss=Cgs Cgd.. 
Cgd容量的大小直接影响了驱动波形上突点尖峰的大小和那个平台停留的时间.

文摘： 
米勒效应（Miller effect）是在电子学中，反相放大电路中，输入与输出之间的分布电容或寄生电容由于放大器的放大作用，其等效到输入端的电容值会扩大1 K倍，其中K是该级放大电路电压放大倍数。虽然一般密勒效应指的是电容的放大，但是任何输入与其它高放大节之间的阻抗也能够通过密勒效应改变放大器的输入阻抗。米勒效应是以约翰·米尔顿·密勒命名的。1919年或1920年密勒在研究真空管三极管时发现了这个效应，但是这个效应也适用于现代的半导体三极管。

3，Vds电压波形，关于尖峰电压的尖峰振铃解决的一些办法以及引伸的一些探讨


发两张Vds波形作补充下 

这个图算借来的吧，同事的一款160W反激电源，24V6.5A，初看了下波形，振铃多，尖峰高，认为变压器还有很大改善空间。

无法上线路，与大家就图来谈开发吧。产品信息：24V6.5A全电压,QR方案。
漏感这个不清楚，但估计匝比也很不合理，目测这种波形给EMC也带来无尽麻烦。
Vds电压今看过，已达到MOS的上限，完全无降额。
另是QR模式。我认为大功率最好不要用QR，在低压时很麻烦，Ipk太高，最好连续模式。
震铃多也可通过改变吸收二极管改善，但不是根本。最好尽量在设计时就尽可能降低这个尖峰。

振铃多，
1与漏感大有关，这个在变压器工艺上控制，用三明治之类的和层间排列平整度上想办法。有时也要考虑绕线是否刚好满一整层来迁就绕线工艺。
2与匝比大也有关系，反射电压也高，振铃尖峰也会很高，其振荡衰减振铃也较多。
3，MOS Coss的大小也影响振铃，Coss大尖峰会低。当然过大的Coss会造成MOS的损耗加大。所以解决振荡尖峰还是从其它几方面入手为好

４，设计时的Ipk较大，造成Dv/Dt大，也导至振铃的振幅高。

对于反激尖峰，做功放电源、电机电源的一点体会：
关于反激尖峰电压，如果过流点设置得很高，IC的Cs端对Ipk控制设得较高，开机的尖峰会变得很高，可达到常态的1.5倍或更高。一般常规的电源过流点都不会太大，在最大输出 20%~50%左右，而在设计功率用的电源和电机电源时，为了达到启动或工作中的峰功率，过流点会设得非常大，常态输出2A，过流点会到7~8A，这时启动的反激尖峰就会非常高。如正常工作Vds500V，启动瞬间可以冲到700V，这个电压对设计来说难度增加不少。所以对于启动尖峰电压设计，尽量把常态的Ipk做低，过流点设置够用就好，能小尽量小，有必要的前提下增加高压补偿，使高低压过流点较接近，避免高压过冲太大。

继续接上图VDS： 
Vds波形尖峰的形成与吸收 
为什么要吸收，为了满足晶体管的耐压选 件要求，如果晶体管的VDS电压足够高，我们可以不理会。 
首先我们要吸收的是反激尖峰这段能量，这是反激电源工作中不希望出现的，见下图标示。 

首先，VDS上尖峰的成因：
反激变换器在 MOS 关断的瞬间，由变压器漏感 L LK 与 MOS 管的输出电
容Coss的谐振，使之前产生如上图的尖峰。其频率为 2π√Llk * Coss，尖峰以Vor顶端为中心点的上下振幅，随能量衰退逐渐减弱。

反激VDS尖峰吸改，论坛内讲述很多，包括前一期龙腾原创就有一张图搞定VDS尖峰电压的帖子。很细仔的讲述了处理尖峰的手段和关系因素。这里不再重述，下提供对尖峰的另外一些资料作论述。 
TI对反激电源设计经验的论述中，以下方式可完全消除尖峰： 



 



 有隔离要求的漏电流会很大，确实会达不到安规要求，但这种方式可以消除尖峰值得研究，比如小容量的使用是否有折中效果等。

C1的基本工作原理： 
当 MOSFET 开启时，该电容通过 MOSFET 对 D1 的反向电压进行钳位控制。当电源开关关闭时，在 D1 导电以前漏电压一直上升。在关 闭 期 间 ， C1 通 过 D1 和 C2 对 MOSFET 漏电压进行钳位控制。

4，动态负载测试波形，关于动态特性的测试、判断、改善的办法


动态负载测试波形： 

主要参数，输出29V，动态负载从0.1A到3A切换。

动态负载特性，关系到环路的响应特性。好与差在动态负载时体现很明显。 
下图阐述动态特性的特点与环路要求： 

关于动态特性的调整时间与带宽有关系，带宽越宽，调整越快；输出过冲与电路的阻尼系数有关系，阻尼系数越小，过冲越大。

判定条件
各输出测量值符合规格要求：
- 不能有震铃(Ringing, 反馈回路欠阻尼)现象,
- 待测电源不可以损坏(Damaged/Brokendown),
- 待测电源不可以工作不稳定，甚至关机(Shut down),
- 响应时间符合要求。

判定图例 1
如下图中的各输出测量值符合规格要求；虽有过阻尼，但可接受；

判定图例 2 
虽然如下图中的各输出测量值符合规格要求，但反馈回路欠阻尼(不稳定)，故不能接受。 

改善动态响应的对策参考： 
适当改善反馈响应速率(如适当减小431上RC电路中的电容量、增加光耦电流、减小电流检测PIN脚上RC电路中的电容值)，但需注意噪声、重载开机问题；另外，这一方案也受制于实际设计方案的选择： 
1， PWM方式受最大占空比的限制(Flyback：约0.8，单端正激0.5，其他如Push-pull、Half-bridge，Full-bridge等为0.8，Boost为0.9等)，因此设计初期最大占空比的选择就应当保留一定的余量； 
2， PFM方式也受制于工作频率限制，以免产生噪声或EMI的问题； 
在容许的情况下(较低的电容电压)，尽可能让占空比或开关频率在动态情形下逐步增大，以避免如电流应力加大等问题； 

增加输出电容容量或并联数量，适当降低输出储能电感的感量 
1， 电感中的电流不能突变，这是影响输出动态响应的关键，尤其在CCM模式的时候，因此，适当降低感量可以改善动态响应，但需要考虑轻载时的反馈稳定性问题(CCM转变成DCM会造成系统不稳定) 
2， 电容的电流可以突变，因此，可以考虑适当考虑增加电容容量或数量来改善，如果Layout空间允许的话。 
采用多个变换器并联方案，但成本会较高，这在电流变化速率要求较高的场合(如CPU供电的3~6相V-core电路)； 
增加开关频率，以更快的速度传递能量，但需考虑元器件的频率特性、EMC及效率等问题； 

5，Hold-up time（保持时间）测试波形，关于保持时间的改善方法


Hold-up time 

蓝色线表示AC输入的电压，黄色线表示输出电压。

Hold-up time
保持时间，输入断电后输出可维持的时间，要想有尽量大的保持时间，可加大电解容量，原副边的储能电解。同时也可以把电源的最低工作电压再做低点，如原工作在90V是最低的，把电源做到80V或70v工作其保持时间也可以延长，此原理也就是占空比变小。

6，容性带载起机输出波形，作用及设计要点


容性带载起机： 
4700uF @full load 

开关电源的基本特性中，一般并没有对容性负载能力做出严格的规范。一般电源都可带相当容性的负载，但考虑到电源的过流保护能力，尤其是输出短路保护，容性负载能力不可能太大，否则保护能力变差。
可以用软启动的方法使输出电压缓慢建立。对自馈供电来说，软启动时间长就难以启动，这时要增加VCC电容容量。VCC容量大，对单独依靠芯片内部电流环起短路保护的模块会有影响，因此必须在容性负载和过流(及短路保护)之间找一下平衡点。所以对于容性负载能力，适当折中设计就好。