2、OC(集电极开路,TTL) 或OD(漏极开路,COMS)输出必须加上拉电阻,才能使用。假如有一个三态的门带下一级门.如果直接把三态的输出接在下一级的输入上,当三态的门为高阻态时,下一级的输入就如同漂空一样.可能引起逻辑的错误,对MOS电路也许是有破坏性的.所以用电阻将下一级的输入拉高或拉低,既不影响逻辑又保正输入不会漂空 【OC】 3、为加大输出引脚的驱动能力,有的单片机管脚上也常使用上拉电阻。【驱动能力】 4、在COMS芯片上,为了防止静电造成损坏,不用的管脚不能悬空,一般接上拉电阻产生降低输入阻抗,提供泄荷通路。【输入阻抗】 5、芯片的管脚加上拉电阻来提高输出电平,从而提高芯片输入信号的噪声容限增强抗干扰能力【噪声容限】 6、提高总线的抗电磁干扰能力。管脚悬空就比较容易接受外界的电磁干扰。【EMC】 7、长线传输中电阻不匹配容易引起反射波干扰,加上下拉电阻是电阻匹配,有效的抑制反射波干扰。【电阻匹配】 8、可以用来降低输出电流。设上拉电阻的阻值为R,当输出低电平时,输出端的电流为(Vcc - Vsds)/R (设Vsds为CMOS管饱和压降),如果直接将OD端接在电源Vcc上,相当于R = 0,这意味着电流过大,从而造成输出端烧毁。【输出电流】 9、如果输出电流比较大,输出的电平就会降低(电路中已经有了一个上拉电阻,但是电阻太大,压降太高),就可以用上拉电阻提供电流分量,把电平“拉高”。(就是并一个电阻在IC内部的上拉电阻上,让它的压降小一点)。当然管子按需要该工作在线性范围的上拉电阻不能太小。当然也会用这个方式来实现门电路电平的匹配。 10、需要注意的是,上拉电阻太大会引起输出电平的延迟。(RC延时) 11、一般CMOS门电路输出不能给它悬空,都是接上拉电阻设定成高电平。在数字电路中不用的输入脚都要接固定电平,通过1k电阻接高电平或接地 12、上拉电阻的工作原理图如右图 和上拉电阻的原理差不多,只是拉到GND去而已,那样电平就会被拉低。 下拉电阻一般用于设定低电平或者是阻抗匹配(抗回波干扰) 上拉电阻是用来解决总线驱动能力不足时提供电流的。一般说法是拉电流, 下拉电阻是用来吸收电流的,也就是灌电流。上拉是对器件注入电流,下拉是输出电流。 2.下级电路的驱动需求。同样以上拉电阻为例,当输出高电平时,开关管断开,上拉电阻应适当选择以能够向下级电路提供足够的电流。 3.高低电平的设定。不同电路的高低电平的门槛电平会有不同,电阻应适当设定以确保能输出正确的电平。以上拉电阻为例,当输出低电平时,开关管导通,上拉电阻和开关管导通电阻分压值应确保在零电平门槛之下。 4.频率特性。以上拉电阻为例,上拉电阻和开关管漏源级之间的电容和下级电路之间的输入电容会形成RC延迟,电阻越大,延迟越大。上拉电阻的设定应考虑电路在这方面的需求。 例:设输入端每端口不大于100uA,设输出口驱动电流约500uA,标准工作电压是5V,输入口的高低电平门限为0.8V(低于此值为低电平);2V(高电平门限值)。 500uA x 8.4K= 4.2即选大于8.4K时输出端能下拉至0.8V以下,此为最小阻值,再小就拉不下来了。如果输出口驱动电流较大,则阻值可减小,保证下拉时能低于0.8V即可。 |
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