采用双列54脚TSOP2、VFBGA及60脚FBGA封装。这是一款256Mb高速CMOS SDRAM,共有268,435,456bits。内部结构为具有同步接口的四组(quad-bank)DRAM,所有信号都在时钟信号(CLK)的上升沿触发。每组密度67,108,864-bit,结构为8,192行乘512列乘16位带宽。 采用2n-prefetch架构,可在每个时钟周期改变列地址,从而实现了高速率、完全随机的访问。 特性如下: ◆ 兼容PC100、PC133 ◆ 完全同步,所有信号在系统时钟的上升沿触发 ◆ 内部数据流水线操作,列地址可在每个时钟周期里改变 ◆ 内部banks,隐藏了行访问/预充电周期 ◆ 可编程突发长度:1,2,4,8或整页 ◆ 自动预充电,包括同时自动预充电和自动刷新模式 ◆ 自刷新(selfrefresh)模式(AT器件除外) ◆ 自动刷新-64ms,8,192 ◆ 输入输出兼容LVTTL ◆ 单个+3.3V±0.3V供电 |
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