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前面我们介绍过，抖动（Jitter）反映的是数字信号偏离其理想位置的时间偏差。高频数字信号的比特周期都非常短，很小的抖动都会造成信号采样位置电平的变化，所以高频数字信号对于抖动都有严格的要求。
高速的串行数字信号对抖动的要求更加严格，同时由于其传输路径比较复杂，中间可能会收到各种因素的影响，所以其总体抖动也可能是由不同的抖动分量组成的，而且不同分量对于系统性能的影响也不一样。因此，很多更高速率的串行信号（通常>1Gbps）测试中，除了要知道抖动的均方根值或者峰峰值以外，还会要求对抖动的各个成分进行分解和分析。下面对一些常见的引起信号抖动的原因进行简单介绍。
随机噪声抖动（Random Jitter）
产生抖动的原因有很多，最常见的一种是由于噪声引起的。下图反映的是一个带噪声的数字信号及其判决阈值。一般我们把数字信号超过阈值的状态判决为“1”，把低于阈值的状态判决为“0”，由于信号的上升沿不是无限陡的，所以噪声会引起信号过阈值点时刻的左右变化，这就是由于噪声引起的信号抖动。由于噪声是随机的、无界的，因此造成的随机抖动也是随机的、无界的，也就是说理论上随着样本数的增加随机抖动的峰峰值是无穷大（实际测试中不可能累积到那么大的样本量因此不会出现无穷大的情况），所以通常用随机抖动的RMS值（有效值）而不是峰峰值来衡量随机抖动的大小。理想的随机抖动应该是一个高斯分布，所以有时候也会根据系统误码率的要求来对随机抖动的RMS值乘以一个系数来和确定性抖动一起计算系统的总体抖动。随机抖动的大小取决于系统的噪声，和发送的码型无关，因此早期在没有专门的抖动分解软件时，是让被测件产生一个周期性的0101的码型（这时没有码间干扰抖动）来进行随机抖动的测试。
占空比失真抖动（Duty Cycle Distortion Jitter）
真实的信号在传输过程中，可能由于信号的失真、判决阈值的设置误差或者信号上升/下降时间不对称，造成输出信号的高电平比特和低电平比特的宽度不一样，这就是占空比失真抖动。下图所示就是一种典型的占空比失真抖动。由于边沿的抖动是靠前还是靠后直接和发送的码型是0或者1有关，所以占空比失真抖动属于一种数据相关抖动。早期在没有专门的抖动分解软件时，也是让被测件产生一个周期性的0101的码型（这时没有码间干扰抖动）来进行占空比失真抖动的测试。
码间干扰抖动(ISI Jitter)
高速的数字信号经过传输线传输后，信号的高频分量会丢失，信号的边沿会变形。如果信号的变形比较严重，就会影响到后续信号边沿通过阈值点的时刻，这就是码间干扰造成的抖动。下图是一个码间干扰造成信号的抖动的一个例子。在码间干扰比较严重的情况下，当前比特跳变沿过阈值点的时刻会和前几个比特有关，比如前面是连续的五个连0和只有一个0对于当前比特的影响是不一样的。
码间干扰抖动是主要是由于阻抗不匹配或者传输线带宽不够等因素引起的。由于传输线对于信号中不同频率成分的损耗不一样，所以不同码型的变形程度可能不一样，因而造成的码间干扰抖动的大小也不一样。正因为码间干扰抖动的大小和发出的数据码型有关，所以码间干扰抖动属于一种数据相关的抖动（Data-Dependent Jitter）。下图显示出的是对一个5Gbps的受到严重ISI影响的PRBS7信号进行数据相关抖动分析的结果，可以看到，每个比特对应的数据相关抖动的大小都是不一样的。因此在ISI抖动的测试中一般会使用尽可能随机的PRBS码型。
周期性干扰造成的抖动（Periodic Jitter）
数字电路的工作环境中存在很多周期性的干扰源，比如时钟、开关电源、射频电路等，如果没有做很好的屏蔽和隔离，这些周期性的干扰耦合到信号上，会使得被测信号的跳变沿位置产生周期性的波动。
下图显示的是对一个受到时钟干扰的数字信号进行抖动分析的例子。图中最上面是捕获的一段原始的信号波形，如果不借助抖动分析软件我们很难看出其中细微的抖动变化。从上往下的第二幅图显示的是是抖动分析软件从信号里提取出的其抖动的直方图分布情况。正常的抖动分布应该是个高斯分布，从这个双峰的直方图分布我们可以判断出信号一定是受到了某种特定性的干扰。从上往下的第三幅图显示的是抖动随时间的变化波形，这张图看得更清楚，从中我们看到其抖动变化有一定的周期性，而且接近正弦波的形状，抖动的变化周期大概是40ns。最下面的图是抖动的频谱（注意不是原始信号的频谱），从图中我们可以看到在频谱上有明显的一个峰值出现，这进一步说明信号受到了某种特定频率成分的干扰。通过对抖动的变化波形和抖动的频谱进行测量，我们可以得知这个特定干扰的频率大概是25MHz（周期为40ns），干扰可能来源于板上25MHz的时钟。
实际情况下，周期性抖动可能是各种形状的，比如扩频时钟中常用的三角波、方波、正弦波、锯齿波以及各种形状等。由于正弦波的频谱比较简单，所以很多抖动容限的测试中最常注入的就是正弦波形状的周期性抖动。不同频率的周期性抖动对于数字系统的影响是不一样的。通常的串行总线系统能容忍的低频抖动的幅度比高频抖动要大一些，所以很多串行总线都规定了其接收电路的抖动容忍能力曲线，下图是USB3.0标准里关于接收端对不同频率的抖动容忍能力要求的曲线。
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