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前言 随着嵌入式的发展，以及人们对终端产品要求处理的信息越多越快，高速DDR存储器应运而生。由于总线速度的提高，信号完整性以及破坏信号完整性的反射、串扰等问题，DDR总线的布线越来越受到人们的关注。近些年，国内外接口速率的不断增加为系统提供了更高的数据处理速率和数据处理流量，但同时随着时钟周期变小给DDR总线的布线带来了严峻的挑战，甚至使布线问题成为影响芯片速率进一步提高的重要因素，所以对高速DDR总线的布线研究与设计必须给予重点关注。 本文着重研究DDR3高速存储器的特点和PCB设计和仿真。 DDR3的特点和基本操作原理 1 DDR的定义 DDR=Double Data Rate双倍速率同步动态随机存储器。严格的说DDR应该叫DDR SDRAM，人们习惯称为DDR，其中，SDRAM 是Synchronous Dynamic Random Access Memory的缩写，即同步动态随机存取存储器。而DDR SDRAM是Double Data Rate SDRAM的缩写，是双倍速率同步动态随机存储器的意思。DDR内存是在SDRAM内存基础上发展而来的，仍然沿用SDRAM生产体系，因此对于内存厂商而言，只需对制造普通SDRAM的设备稍加改进，即可实现DDR内存的生产，可有效的降低成本。 随着DDR的速率的上升，就有DDR2，DDR3，DDR4等动态存储器。本论文着重讨论DDR3。 2 DDR3的定义 DDR3是一种计算机内存规格。它属于SDRAM家族的内存产品，提供了相较于DDR2 SDRAM更高的运行效能与更低的电压，是DDR2 SDRAM（同步动态动态随机存取内存）的后继者（增加至八倍），也是现时流行的内存产品规格。 3 工作原理 DDR（DoubleData Rate)也是通过命令字进行控制的存储器，地址信息和命令控制信息在时钟的单沿锁存的，但是其数据信号却是在时钟的上升沿和下降沿都进行传输的，因此相对于DDR在数据传输速度上有很大提高。DDR内部采用了双倍预取结构，也就是其内部总线位宽(2n bits)是外部总线位宽(n bits)的两倍，这样在一个时钟周期内，每半个时钟就有n bits的数据。 4 各种DDR的参数简介
图1 DDR3的总线结构及特点 因DDR3工作频率较高(1600 Mbps)，且采用双倍速率数据传输，因此若采用自由时钟的工作方式，由于板级系统集成时的时延和温度效应的影响，有效数据窗口宽度必然会减少，从而限制了其最大工作频率。为了减少这些限制，DDR3使用了双向Strobe(DQS)控制数据传输的方法以及使其片内的DLL同步DQS的方法。 与DDR2相比较，逻辑Bank数量DDR2 SDRAM中有4Bank和8Bank的设计，目的就是为了应对未来大容量芯片的需求。而DDR3很可能将从2Gb容量起步，因此起始的逻辑Bank就是8个，另外还为未来的16个逻辑Bank做好了准备。 封装（Packages）：DDR3由于新增了一些功能，所以在引脚方面会有所增加，8bit芯片采用78球FBGA封装，16bit芯片采用96球FBGA封装，而DDR2则有60/68/84球FBGA封装三种规格。并且DDR3必须是绿色封装，不能含有任何有害物质。 突发长度（BL，Burst Length）：由于DDR3的预取为8bit，所以突发传输周期（BL，Burst Length）也固定为8，而对于DDR2和早期的DDR架构的系统，BL=4也是常用的，DDR3为此增加了一个4-bit Burst Chop（突发突变）模式，即由一个BL=4的读取操作加上一个BL=4的写入操作来合成一个BL=8的数据突发传输，届时可通过A12地址线来控制这一突发模式。而且需要指出的是，任何突发中断操作都将在DDR3内存中予以禁止，且不予支持，取而代之的是更灵活的突发传输控制（如4bit顺序突发）。 寻址时序（Timing）：就像DDR2从DDR转变而来后延迟周期数增加一样，DDR3的CL周期也将比DDR2有所提高。DDR2的CL范围一般在2至5之间，而DDR3则在5至11之间，且附加延迟（AL）的设计也有所变化。DDR2时AL的范围是0至4，而DDR3时AL有三种选项，分别是0、CL-1和CL-2。另外，DDR3还新增加了一个时序参数——写入延迟（CWD），这一参数将根据具体的工作频率而定。 从环保角度去看，降低功耗对业界是有着实实在在的贡献的，全球的PC每年的耗电量相当惊人，即使是每台PC减低1W的幅度，其省电量都是非常可观的。 降低功耗：DDR3内存在达到高带宽的同时，其功耗反而可以降低，其核心工作电压从DDR2的1.8V降至1.5V，相关数据预测DDR3将比现时DDR2节省30%的功耗，当然发热量我们也不需要担心。就带宽和功耗之间作个平衡，对比现有的DDR2-800产品，DDR3-800、1066及1333的功耗比分别为0.72X、0.83X及0.95X，不但内存带宽大幅提升，功耗表现也比上代更好。 DDR3在高速PCB设计中的应用 DDR3采用的基本都是FLY-BY的拓扑结构，如下图说明：
图2 DDR2采用的是星型拓扑结构，而发展到DDR3的采用的是FLY-BY的结构。这个拓扑结构对PCB设计上面比较有利。而且对于多片的DDR3来说采用这种拓扑信号稳定性更好。FLY-BY拓扑的缺点是到各DRAM到控制器的时序不一致（通过Read/write leveling来进行调节）如下图信号质量比对：
图3 DDR3和DDR4的特点的比对表格如下所示：
图4 如下在PCB中的图所示：
图5 影响DDR3信号的因素 （1）拓扑结构 （2）端接匹配 （3）线路阻抗 （4）线长影响 （5）串扰影响 （6）电源影响 （7）芯片驱动能力及片内端接 实际案例分析如下：
图6 仿真条件：
图7 T形拓扑结构（2400Mbps)
图8 FLY-BY的拓扑结构（1600Mbps)
图9 由此可以得出结论： （1）当信号速率比较高时，使用T形拓扑结构信号明显比使用FLY-BY拓扑结构的信号质量差。 （2）当颗粒较多时，不论是采用T形拓扑结构还是FLY-BY的拓扑结构，容性负载补偿对信号有明显的改善。 结合实际案例进行DDR3的信号完整性分析 在实际的PCB设计时，考虑到SI的要求，往往有很多的折中方案。通常，需要优先考虑对于那些对信号的完整性要求比较高的。画PCB时，当考虑一下的一些相关因素，那么对于设计PCB来说可靠性就会更高。 （1）要在相关的EDA工具里要设置好里设置好拓扑结构和相关约束。 （2）将BGA引脚突围，将ADDR/CMD/CNTRL引脚布置在DQ/DQS/DM字节组的中间，由于所有这些分组操作，为了尽可能少的信号交叉，一些独立的管脚也许会被交换到其它区域布线。 （3）由串扰仿真的结果可知，尽量减少短线（stubs）长度。通常，短线（stubs)是可以被削减的，但不是所有的管脚都做得到的。在BGA焊盘和存储器焊盘之间也许只需要两段的走线就可以实现了，但是此走线必须要很细，那么就提高了PCB的制作成本，而且，不是所有的走线都只需要两段的，除非使用微小的过孔和盘中孔的技术。最终，考虑到信号完整性的容差和成本，可能选择折中的方案。 （4）将Vref的去耦电容靠近Vref管脚摆放；Vtt的去耦电容摆放在最远的一个SDRAM外端；VDD的去耦电容需要靠近器件摆放。小电容值的去耦电容需要更靠近器件摆放。正确的去耦设计中，并不是所有的去耦电容都是靠近器件摆放的。所有的去耦电容的管脚都需要扇出后走线，这样可以减少阻抗，通常，两端段的扇出走线会垂直于电容布线。 （5）当切换平面层时，尽量做到长度匹配和加入一些地过孔，这些事先应该在EDA工具里进行很好的仿真。通常，在时域分析来看，差分线里的两根线的要做到延时匹配，保证其误差在+/- 2ps，而其它的信号要做到+/- 10 ps。 （6）DIMM ：之前介绍的大部分规则都适合于在PCB上含有一个或更多的DIMM，唯一列外的是在DIMM里所要考虑到去耦因素同在DIMM组里有所区别。在DIMM组里，对于ADDR/CMD/CNTRL所采用的拓扑结构里，带有少的短线菊花链拓扑结构和树形拓扑结构是适用的。 上面所介绍的相关规则，在DDR2 PCB、DDR3 PCB和DDR3-DIMM PCB里，都已经得到普遍的应用。在下面的案例中，我们采用MOSAID公司的控制器，它提供了对DDR2和DDR3的操作功能。在SI仿真方面，采用了 IBIS模型，其存储器的模型来自MICRON Technolgy，Inc，对于DDR3 SDRAM的模型提供了1333 Mbps的速率。在这里，数据是操作是在1600 Mbps下的。对于不带缓存（unbuffered）的DIMM（MT_DDR3_0542cc）EBD模型是来自Micron Technology，下面所有的波形都是采用通常的测试方法，且是在SDRAM die级进行计算和仿真的。图2所示的6层板里，只在TOP和BOTTOM 层进行了布线，存储器由两片的SDRAM以菊花链的方式所构成。而在DIMM的案例里，只有一个不带缓存的DIMM被使用。图10是对TOP/BOTTOM层布线的一个闪照图和信号完整性仿真图。
图10 只有在TOP和BOTTOM层走线的DDR3的仿真波形 （左边的是ADDRESS和CLOCK网络，右边的是DATA和DQS网络，其时钟频率在800 MHz，数据通信率为1600Mbps）
图11 只有在TOP和BOTTOM层走线的DDR3-DIMM的仿真波形 （左边的是ADDRESS和CLOCK网络，右边的是DATA和DQS网络） 图12显示了两个经过比较过的数据信号眼图，一个是仿真的结果，而另一个是实际测量的。在上面的所有案例里，波形的完整性的完美程度都是令人兴奋的。
图12 800 Mbps DDR2的数据信号仿真眼图(红) 和 实测眼图 (蓝) 信号完整性各因素分析 信号完整性，Signal Integrity，简称SI，指信号在电路中以正确的时序和幅度做出响应的能力，可理解为信号在线路上的传输质量。高速DDR设计应考虑信号完整性问题，破坏信号完整性的主要原因有反射、串扰和地弹等。 （1）反射 反射是指互连线上的回波，信号沿互连线传播时所受到的瞬态阻抗不连续，则一部分信号功率将被反射。只要信号遇到瞬态阻抗突变，反射就会发生。反射会使信号质量下降，引起振铃现象。 消除反射的根本办法是使阻抗具有良好的匹配，负载阻抗与传输线的特性阻抗相差越大反射也越大，所以应尽可能使信号传输线的特性阻抗与负载阻抗相等。同时还要注意PCB上的传输线不能出现突变或拐角，尽量保持传输线各点的阻抗连续，否则在传输线的各段之间也将会出现反射。 （2）串扰 串扰是指信号在传输线上传播时，产生的电磁场通过互容和互感耦合对相邻的传输线产生噪声干扰。大量的线间耦合主要会产生两方面的影响:首先，会改变总线中传输线的特性，其次，串扰会对其它传输线产生噪声[3]。形成串扰的根本原因是信号变化引起周边的电磁场发生变化，所以解决串扰的方法主要从减少干扰源强度和切断干扰路径两个方面进行。实践证明，用这种办法消除串扰有时能立即见效。 总结 本文主要是结合高速PCB设计中DDR3随着速率的提升，对信号完整性方面的要求，以及串扰，反射这些因素会破坏信号完整性，我们在实际设计中如何避免这样的情况，保护好高速信号线的完整性。 文章整理汇总自网络 |
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