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最近在做硬件电路的设计。话说，能接触新东西，真的是很开心。做硬件电路，多是从时域考虑问题，而射频电路，主要是在频域上做工作。 硬件电路中，时钟必不可少，而衡量时钟性能主要的指标是抖动。但是，你会发现，抖动在不同的器件手册上，有着不同的名称。有的叫cycle to cycyle jitter，有的叫period jitter，有的又叫phase jitter。那它们一样么，定义相同么？ 射频人员，会比较熟悉RMSphase jitter，很多文档中简称RMS jitter。频域的相位噪声对应时域的抖动，具体转换见图1，而这个抖动是RMS jitter[1][2]。具体A的积分范围是多少，可能就需要依据你的系统要求了。 图1 相噪与抖动的转换 不同种器件对时钟抖动的定义可能不同，比如FPGA要求的时钟抖动可能是cycle to cycle jitter，但是所给的时钟则可能是以phase jitter定义的。 所以需要知道phase jitter，cycle to cycle jitter以及period jitter之间的关系。 如图2所示，phase jitter是指实际时钟的变化沿(上升沿戓下降沿)与理想时钟的变化沿(上升沿或下降沿)之间的差值；cycle to cycle jitter是指相邻两个时钟周期的差值；period jitter是指实际时钟周期与理想时钟周期之间的差值。 图 2 不同抖动的定义 从以上三种抖动的定义，可以推算出三者之间的关系。 从这个通用公式能看出三者之间的相互关系，可是还是无法知道三者之间的大小关系。 文献[1]中举了个例子。它假设抖动为一正弦函数，最后得出了phase jitter的峰值>period jitter的峰值>cycle to cycle jitter的峰值的结论。 但我觉着它上面推算的过程，有几点不合理： (1) 在page 194上面的Equation 7.23，我自己推算的过程中，假设了 可是我觉着这个假设并不成立呀，由图2可知，他们是有偏差的呀。 (2) 还有它假设Tm>>T0，我觉得也不太合理。因为由相位噪声换算成RMS jitter时，所积分的频段可能为偏离载波20KHz~20MHz，而假设时钟为40MHz，那Tm约为20Mhz~60MHz，为1/2T0~3/2T0，这样的话，三者之间的大小关系就不确定了。 难道这三者之间，在理论上是没有固定的关系的么？还是我的理解有偏差呢？ 文献[1] AN-501 Apertureuncertainty and ADC system Performance 文献[2] PLL performance simulation and design ps:希望自己加油，努力写文章，然后微信给我发个留言功能的邀请，这样大家就可以互相切磋了。 |
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