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硬件设计并不容易。随着要支持的标准越来越多以及高性能应用的复杂性呈指数级增长，开发人员正努力地在不断扩展的标准、协议和规范与更高速的串行数据传输之间找到适当平衡。 无线基础设施、网络、数据中心、广播视频、测试和测量以及工业自动化领域的这些挑战也影响了时钟器件的选择，这是因为时钟抖动会对高速串行数据传输应用中的误码率以及数据转换应用中的信噪比和有效位数产生负面影响。鉴于时钟的重要性，一些硬件开发人员和架构师在设计之初就做出时钟决策，而不是等到后期阶段。 每种硬件设计都需要一定程度的时钟解决方案。根据应用要求，解决方案可能从简单的石英晶体振荡器直到更高集成度的时钟器件。在器件选择方面，没有一劳永逸的策略。一个常见的问题是如何决定何时使用振荡器而不是时钟。每种方法都有利弊。另一个同样具有挑战性的问题是如何为特定应用选择合适的时钟器件。 最好的方法是按照时钟数量、频率和信号格式（例如差分或单端）列出所有系统级时钟要求。数据转换器、以太网交换机和PHY以及FPGA收发器等应用对时钟性能要求非常严格，对于这类应用来说，必须了解每个时钟的相位噪声或抖动规范。有了这些信息，就可以使用简单的清单来帮助确定适合应用的器件。 何时使用振荡器最简单的时钟源是振荡器（XO），它可以产生单个输出时钟。通常，当系统仅需要一个或两个时钟参考时，最好选择XO。XO选择标准应根据下游器件所需的频率和抖动预算，以及百万分率（ppm）稳定性。除了必须要考虑封装尺寸和性能之外，另一个越来越重要的标准是电源噪声抑制能力。传统的石英晶体振荡器通常需要使用片外低压差（LDO）稳压器来提供干净的电源，以便生成低抖动时钟。在开关电源应用中，最好采用集成了片上电源调节的PLL振荡器，这样就无需再使用分立式LDO。另一个考虑因素是pcb布局。在某些设计中，最好是紧邻下游的SoC/FPGA/ASIC/PHY，在本地生成所有时钟。这种方法可以优化传输线和信号完整性，并且无需在密密麻麻的电路板上进行复杂的时钟布线。 最后，还要考虑交货周期因素。传统定制频率振荡器的交付周期可能接近14周或更长。PLL振荡器的另一个好处是其交付周期要短得多（1周或更短）。 何时使用时钟根据一般的经验，当应用需要三个或更多时钟参考且目标IC全部在同一电路板上时，时钟器件优于振荡器。如果所有所需时钟的频率和信号格式（单端或差分）相同，则可以使用简单的时钟扇出缓冲器。如果应用需要多种频率和/或信号格式，则应使用PLL时钟发生器。在许多FPGA/ASIC应用中，该器件具有多个时钟域，可分别用于数据通道、控制层和内存控制器。这些应用非常适合时钟发生器。大多数时钟发生器应用都是自由运行的，其内部PLL及相关的输出时钟与石英晶体或XO输入保持同步。采用自由运行时钟的应用示例包括处理器、内存控制器、SoC和外围器件（例如PCI Express、USB）等。 某些应用需要用同步时钟来确保源和目标以相同的频率运行。对于同步应用，建议采用抖动衰减时钟锁定参考时钟，衰减时钟信号上的抖动，消除不期望的噪声，而为下游器件提供低抖动输出时钟。在时钟IC内，抖动滤波功能是使用窄带PLL实现。这类抖动清除器在有线和无线基础设施应用中经常使用，另外，对于广播视频应用来说，若需要在电视演播室内对多个摄像机和视频源保持适当同步，则也是如此。 使用集成时钟器件相比使用多个晶体振荡器有许多优点。用单个器件替换系统中的多个潜在故障点，可以简化设计，提高整个板级的可靠性。此外，用单个IC替换多个元器件也具有成本优势。但是，有一些权衡因素必须进行考虑。集中式时钟器件虽然可以产生所有的时钟信号，但却仍然需要把所有信号路由和分配到整个电路板上。此时应使用优化信号完整性的最佳实践，例如对时钟信号进行差分路由，以便利用差分时钟的共模抑制能力。另一个考虑因素是多源采购。XO采用业界标准封装和引脚进行供货，而时钟器件通常是来自单一供应商。如果需要考虑多源采购，则建议使用基于XO的解决方案。 高性能时钟器件可提供任意组合的整数和分数时钟合成，简化XO的替换。一个重要的设计考虑因素是仔细检查每个器件的分数时钟抖动性能。一些解决方案会遭受易变的分数时钟抖动，因此在性能敏感的应用中可能无法提供足够的抖动设计裕量。为了确保器件能满足应用要求，最好是让时钟供应商为性能关键时钟提供抖动测量数据。所有输出时钟都应进行配置，以便抖动测量顾及输出时钟之间的串扰。另一个关键的设计考虑因素是扩频时钟，计算和工业应用常使用这个技术减少电磁干扰（EMI）。如果应用需要混合使用扩频和非扩频时钟，那么就必须仔细检查每个时钟的数据手册，确保器件可以同时产生扩频时钟和方波时钟。 在某些应用中，集成时钟器件还可提供其他优点。例如，某些时钟器件可以更改每个输出时钟的频率，从而在设计验证期间简化频率裕量测试。同样，某些时钟器件可以改变每个输出时钟的相位，从而轻松将时钟输出边沿对齐，并补偿时钟信号之间因PCB走线长度不同而引起的失配。虽然这些功能并不总是需要，但它可以让工程师高枕无忧，以便在需要优化相应设计时提供支持。 表1总结了在为设计制定时钟决策时应考虑的选择标准。
依照上面所列指导原则，便可为后续设计轻松选择合适的时钟或振荡器。Silicon Labs提供各种抖动衰减时钟、时钟发生器、时钟缓冲器、XO和VCXO，可满足客户独特的时钟要求。 本文为《电子技术设计》2019年9月刊杂志文章。 |
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