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既等长,为何不等时(2)

2019-12-18  xpxys99

上期文章,高速先生模拟了五种情况做对比,同时也给出了时延差值。下面我们来看看,为什么会出现此类时延差异?

既等长,为何不等时(2)

Case1:过孔带来的时延差值为11ps,这个就很好理解了,过孔有一定的物理长度,该过孔长1mm,过孔本身还具有寄生电容和寄生电感,所以实际带给信号的传输线延会比普通传输线要大,本例中是11ps,而且这个延时跟频率有一定关系。使用软件单独提取该过孔的模型,如下图,过孔的延时为10ps,与仿真得到的11ps差不多。

既等长,为何不等时(2)

Case2:1倍线宽的蛇形绕线带来的延时差异是-10ps,比参考线快了10ps,造成延时差异的主要原因是信号的自耦合现象。在绕蛇形线的时候,期望的信号传输路径是沿着下图红色箭头传输,可是由于蛇形线之间的距离太近,导致信号实际传输路径是下图绿色箭头所指示的那样(当然,实际上信号也不会以绿色箭头那样传输,在这里这么标注只为了大家更形象的理解记忆,后期会有详细解释)。所以就导致了信号提前到达接收端。

既等长,为何不等时(2)

如果把蛇形线之间的间距拉开,比如从1倍线宽拉到3倍线宽,信号的延时差异立刻缩小到-2ps,差异就没有那么大了。所以在使用蛇形线匹配长度时,要注意蛇形线之间的间距一定要拉开,拉开多远可参考下图

既等长,为何不等时(2)

Case3:当参考线跨过50mil的分割线时,带来的延时为14ps。在PCB设计中,同一层的平面常常会因为不同的用途而分割开来,由此就会导致很多分割线。众所周知,传输线由信号路径和返回路径组成,信号的返回路径通常在距离信号路径最近的参考层上,且在信号路径正下方(如下图红色圆圈)。如果跨过分割线,信号的返回路径被切断,信号就要寻找其他的返回路径回流,因此信号的回路面积就增大(如下图蓝色圆圈),传输线延时就会增大。

既等长,为何不等时(2)

问题来了:有哪些办法可以增大过孔的电感效应或者减小电容效应,从而达到增大过孔阻抗的作用?

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