電子設計自動化

哈囉你好笑笑館 2020-06-17

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電子設計自動化Kicad_Pcbnew3D軟體的畫面

一款PCB layout軟體

電子設計自動化（英語：Electronic design automation，縮寫：EDA）是指利用計算機輔助設計（CAD）軟體，來完成超大型積體電路（VLSI）晶片的功能設計、綜合、驗證、物理設計（包括布局、布線、版圖、設計規則檢查等）等流程的設計方式。

歷史與發展編輯

在電子設計自動化出現之前，設計人員必須手工完成積體電路的設計、布線等工作，這是因為當時所謂積體電路的複雜程度遠不及現在。工業界開始使用幾何學方法來製造用於電路光繪（photoplotter）的膠帶。到了1970年代中期，開發人應嘗試將整個設計過程自動化，而不僅僅滿足於自動完成掩膜草圖。第一個電路布局、布線工具研發成功。設計自動化研討會（Design Automation Conference）在這一時期被創立，旨在促進電子設計自動化的發展。^[1]

電子設計自動化發展的下一個重要階段以卡弗爾·米德（Carver Mead）和琳·康維於1980年發表的論文《超大型積體電路系統導論》（Introduction to VLSI Systems）為標誌。這一篇具有重大意義的論文提出了通過程式語言來進行晶片設計的新思想。^[2]如果這一想法得到實現，晶片設計的複雜程度可以得到顯著提升。這主要得益於用來進行積體電路邏輯仿真、功能驗證的工具的性能得到相當的改善。隨著計算機仿真技術的發展，設計項目可以在構建實際硬體電路之前進行仿真，晶片布局、布線對人工設計的要求降低，而且軟體錯誤率不斷降低。直至今日，儘管所用的語言和工具仍然不斷在發展，但是通過程式語言來設計、驗證電路預期行為，利用工具軟體綜合得到低抽象級（或稱「後端」）物理設計的這種途徑，仍然是數位積體電路設計的基礎。

從1981年開始，電子設計自動化逐漸開始商業化。1984年的設計自動化會議（Design Automation Conference）上還舉辦了第一個以電子設計自動化為主題的銷售展覽。Gateway設計自動化在1986年推出了一種硬體描述語言 Verilog，這種語言在現在是最流行的高級抽象設計語言。^[3]^[4]1987年，在美國國防部的資助下，另一種硬體描述語言VHDL被創造出來。現代的電子設計自動化設計工具可以識別、讀取不同類型的硬體描述。^[5]根據這些語言規範產生的各種仿真系統迅速被推出，使得設計人員可對設計的晶片進行直接仿真。後來，技術的發展更側重於邏輯綜合。

目前的數位積體電路的設計都比較模塊化（參見積體電路設計、設計收斂（Design closure）和設計流（Design flow (EDA)））。半導體器件製造製程需要標準化的設計描述，高抽象級的描述將被編譯為信息單元（cell）的形式。設計人員在進行邏輯設計時尚無需考慮信息單元的具體硬體製程。利用特定的積體電路製造製程來實現硬體電路，信息單元就會實施預定義的邏輯或其他電子功能。半導體硬體廠商大多會為它們製造的元件提供「元件庫」，並提供相應的標準化仿真模型。相比數位的電子設計自動化工具，類比系統的電子設計自動化工具大多並非模塊化的，這是因為類比電路的功能更加複雜，而且不同部分的相互影響較強，而且作用規律複雜，電子元件大多沒有那麼理想。Verilog AMS就是一種用於類比電子設計的硬體描述語言。^[6]此外，設計人員可以使用硬體驗證語言來完成項目的驗證工作目前最新的發展趨勢是將集描述語言、驗證語言集成為一體，典型的例子有SystemVerilog。^[7]^[8]

隨著積體電路規模的擴大、半導體技術的發展，電子設計自動化的重要性急劇增加。這些工具的使用者包括半導體器件製造中心的硬體技術人員，他們的工作是操作半導體器件製造設備並管理整個工作車間。一些以設計為主要業務的公司，也會使用電子設計自動化軟體來評估製造部門是否能夠適應新的設計任務。電子設計自動化工具還被用來將設計的功能導入到類似現場可程式化邏輯閘陣列的半定製可程式邏輯裝置，或者生產全定製的特殊應用積體電路。

現況編輯

現今數位電路非常模組化（參見積體電路設計、設計收斂、設計流程 (EDA)（英語：Design flow (EDA)）），產線最前端將設計流程標準化，把設計流程區分為許多「細胞」（cells），而暫不考慮技術，接著細胞則以特定的積體電路技術實現邏輯或其他電子功能。製造商通常會提供組件庫（libraries of components），以及符合標準類比工具的類比模型給生產流程。類比 EDA 工具較不模組化，因為它需要更多的功能，零件間需要更多的互動，而零件一般說較不理想。

在電子產業中，由於半導體產業的規模日益擴大，EDA 扮演越來越重要的角色。使用這項技術的廠商多是從事半導體器件製造的代工（英語：Semiconductor fabrication plant）製造商，以及使用 EDA 類比軟體以評估生產情況的設計服務公司。EDA 工具也應用在現場可程式化邏輯閘陣列的程式設計上。

重點軟體分類編輯

設計編輯

高級綜合(或行為綜合、算法綜合)——高級設計描述(例如在C/ c++中)轉換為RTL。
邏輯綜合-將RTL設計描述(例如用Verilog或VHDL編寫)轉換為邏輯閘的離散netlist。
原理圖捕獲-用於標準單元數位，類比，rf類捕獲CIS在Orcad由Cadence和ISIS在Proteus
布局——通常是由模式驅動的布局，比如在Orcad中的Cadence布局，在Proteus中的ARES布局

類比編輯

分析及驗證編輯

製造製備編輯

參考文獻編輯

^ Access Years of Vital Information. DAC. [2013-01-05]. ^{[永久失效連結]}
^ Carver Mead, Lynn Conway. Introduction to VLSI Systems. Addison-Wesley Pub (Sd). ISBN 978-0201043587.
^ Donald E. Thomas, Philip R. Moorby. 硬件描述語言Verilog（第四版，英文名：The Verilog Hardware Description Language (Fouth Edition)）. 清華大學出版社. ISBN 7-900635-36-X.
^ 夏宇聞. Verilog基本知識 (上). 電子產品世界. 2002, (19).
^ Mixed VHDL/Verilog Synthesis. University of Edinburgh. [2012-08-15]. （原始內容存檔於2013-06-11）.
^ 夏宇聞. 一種高層次的支持模擬和數模混合信號電路與系統設計的語言Verilog-A/AMS. 電子技術應用. 1999, 25 (8).
^ 1800-2009 - IEEE Standard for SystemVerilog--Unified Hardware Design, Specification, and Verification Language. IEEE. [2012-08-13].
^ SystemVerilog Overview. SystemVerilog Official Website. [2012-08-24].

Steven M. Rubin. Computer Aids for VLSI Design. Static Free Software. [2013-01-05].
Lavagno, Martin, and Scheffer. Electronic Design Automation For Integrated Circuits Handbook. CRC Press. 2006. ISBN 0-8493-3096-3.
Thomas Lengauer. Combinatorial Algorithms for Integrated Circuit Layout. Teubner Verlag. 1997. ISBN 3-519-02110-2.
Dirk Jansen; 等. The Electronic Design Automation Handbook. Kluwer Academic Publishers. 2003. ISBN 1-4020-7502-2. 引文格式1維護：顯式使用等標籤 (link)