【原】抗辐射|宇航级16nm FinFET抗辐射FPGA有望于明年问世

 在最近的IEEE核与空间辐射效应会议（NSREC）、元器件与系统的辐射效应会议（RADECS）、军事和宇航可编程逻辑器件会议（MAPLD）上出现了一些关于超深亚微米FinFET晶体管的辐射加固研究工作。

 去年ESA和NASA的FPGA讨论会上，Xilinx宣布其下一代宇航级可编程逻辑器件（PLD）为RT-ZU19EG。RT-ZU19EG属于16nm FinFET UltraScale+ MPSoC系列产品，将采用抗辐射加固的商用ZU19EG芯片，与V5QV QML-Y级FPGA相同的陶瓷封装，其中RT表示辐射加固（Radiation Tolerant）。

FinFET抗辐射能力

     

 总剂量（TID）辐射损伤取决于绝缘氧化物中电荷的积累程度，以及它们如何影响有源区。3D晶体管和平面晶体管之间的几何形状变化导致二者对TID具有不同响应：对于一些体FinFET，侧壁中的电荷积累会导致阈值电压漂移，而窄鳍绝缘体上硅（SOI）晶体管则本质抗总剂量辐射。

        单粒子效应（SEE）取决于使器件翻转的关键电荷，以及器件收集电荷的能力，这些因素都取决于器件的几何结构、工作电压和电路结构。一些FinFET需要更长的时间消除辐射导致的载流子。

       通常16nm低压工艺的2D晶体管具有很好的抗总剂量和栓锁能力。但随着超深亚微米半导体逻辑密度的增大，意味着辐射攻击会导致更多逻辑位翻转。

RT-ZU19EG性能 

     

在原始性能方面，RT-ZU19EG将比赛灵思目前提供的V4和V5QV宇航级FPGA要好几代。其速度和逻辑资源范围大大超过了所有现有的SRAM型、反熔丝型和基于闪存的宇航用PLD。

表 Xilinx宇航级FPGA参数对比

然而，规模大并不意味着最好，如果在飞行器中需要小规模的数字控制或处理器件，则大规模超深亚微米PLD可能不总是最有效的（例如，功耗、PDN、尺寸、成本）数字解决方案。3D机构FinFET晶体管显著限制了短沟道泄露电流，供电电压更低，同时降低了功耗。例如，与28nm工艺相比，16nm FinFET工艺器件性能可提高50%或者功耗降低50%。

       Xilinx的UltraScale + MPSoC系列是一种将处理系统（PS）与现场可编程逻辑（PL）组合在一起的异构处理平台。ZU19EG的处理系统包括3个主要的处理单元：

• 一个四核64位ARM v8 Cortex-A53应用处理单元（APU）

• 双核32位ARM v7 Cortex-R5实时处理单元（RPU）

• 一个Mali-400图形处理单元（GPU）

这些处理元件通过中央交换机连接到多路复用I/O（MIO）外设、各种存储器和高速串行链路接口。

图 Zynq UltraScale+ MPSoC顶层框图

发展前景 

     

像商业领域一样，FinFET技术在宇航领域具有很大潜力，我期待FinFET能够提高卫星和航天器的抗辐射能力和长期可靠性。首个引脚兼容的商用ZU19EG样品将在今年下半年推出，RT-ZU19EG将在2018年发布。