【原】Verilog程序框架

Verilog注释

• “//”

• " /* ... * / "

Verilog关键字

模块结构

Verilog基本设计单元是“模块”（block）

• 描述接口

• 描述逻辑功能
  如下例：
  通过输入信号ab，对线网类型的输出cd，进行赋值。

module block_test(a,b,c,d);     // 端口定义
input a,b;                          // IO说明
output c,d;
assign c = a | b;                  // 功能定义
assign d = a & b;
endmodule

每个Verilog程序包含4个主要部分：
端口定义、IO说明、内部信号声明、功能定义。