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芯片行业有个很有意思的现象，几乎每十年就会出现一次节点验证摩尔定律极限的可能。而这一次技术节点突破由淡出消费市场已久的IBM完成，他们通过极紫外EUV完成了更高分辨率的蚀刻，再加上诸多技术改进，最终抵达了2nm芯片制程的节点。
即便英特尔还在10nm SuperFin上快马加鞭，台积电5nm使用范围愈发广泛，但仍然无法阻止人们将目光投向2nm制程节点的世界，在量子计算、忆阻计算还没有找到有效突破口之前，制程、晶体管密度仍然是提升计算性能的重要判断标准之一。 那么IBM 2nm即将会带来什么样改变？我们什么时候能享受到这样的技术？这里不妨让我们探讨一二。
目的：提升晶体管密度 事实上从14nm之后，除了英特尔已经很少公司严格遵循晶体管尺寸的衡量标准。因为在过去芯片制程是依照2D平面进行测量，例如90nm、65nm都是形容晶体管的有效尺寸。但随着FinFET技术在半导体制造上被大力推广，现在的工艺节点名称更容易被理解成等效2D晶体管设计更好理解。 例如在FinFET中，晶体管鳍漏电保护层实际距离只有几纳米，但实际上并不参与运算，因此业内转向讨论晶体管密度也更便于工程师和消费者理解。 根据IBM公布的报告显示，与7nm制程的处理器相比，IBM 2nm可以做到在同功率下将性能再提高45%，在同等性能下，能耗则可以降低75%。
这意味着2nm制程能够将500亿个晶体管安装在150平方毫米的空间内，相当于一个指甲盖的大小。每平方毫米晶体管数量达到3.33亿个，即3.33 MTr/mm2。 这是什么概念？GeForce RTX 3090上的GA102面积是IBM 2nm的4倍以上，晶体管数量为280亿个，已经属于消费级产品中罕见。 这里让我们放出一组来自Wikichip的晶体管密度对比数据参考：
可以看到，在宣称同级别的制程工艺下，英特尔的晶体管密度远比其他家要高。同时需要注意的是，上述密度值通常为峰值密度，通常由于功耗和散热的问题，处理器运行最快的部分密度为峰值密度的一半左右。 事实上这并非IBM第一次展示在芯片制程上的实力，他们在2015年首次展示了7nm制程，并在2017年展示了5nm制程，并且5nm制程已经从FinFET技术升级为纳米片Nanosheet技术，从而更好的控制单个晶体管的电压特性。
GAA当道 虽然没有说明2nm实现的具体形式，但从IBM展示的图片来看使用了三层堆栈式全栅极工艺（Three-stack Gate-All-Around, Three-stack GAA），这项工艺技术传言将会在英特尔5nm工艺中实现，而三星具体实现则需要3nm制程，台积电则一直要等到2nm。 IBM 2nm的三层堆栈式全栅极工艺单元高度为75nm，单元宽度40nm，单个纳米片Nanosheet高度5nm，彼此间隔5nm。同时，栅极多晶硅节距为44nm，栅极长度为12nm。
IBM表示这项技术首次使用了底部介电隔离通道设计，可以实现12nm栅极长度，栅极内部间隔使用第二代干法设计，能够有助于纳米片的开发。同时这项工艺也是首次在前道工艺FEOL部分使用EUV，从而在芯片的关键层设计的所有阶段中，都能获得EUV的加持。
顺带一提，2nm制程芯片由IBM奥尔巴尼研究所设计和制造。该研究所拥有超过超过9公顷的洁净室面积，主要用于测试、研发IBM芯片相关的专利许可，以及与合作伙伴进行协作。
IBM不曾离开 尽管我们在消费端听到的消息较少，但IBM仍然走在半导体工艺前沿。与ARM有点类似，IBM会和其他制造商一起合作开发对应IP，而非自己生产和代工产品。
早在2014年，IBM便已经将自己的制造业务出售给“女朋友”格罗方德，与此同时便展开与三星、英特尔的合作伙伴关系，以此确保自己在生产链中的生存能力。可以看到的是，在近期的产品线路中，都能看到英特尔与三星在某些技术上有类似的共同点。 目前为止，IBM仅提供了SRAM简化测试工具来证明2nm工艺的有效性，以及最终成盘12英寸晶圆展示。即便如此，也足以让人心情激动。 |
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