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【摘要】：随着无线通信技术的高速发展和人们对高速短距离通信需求的不断提高,应用于毫米波频段的通信技术,作为一种具有巨大发展潜力的新型无线通信技术已成为近年来的研究热点。因此,毫米波集成电路的研究设计受到大家越来越多的关注。早期的毫米波集成电路大多采用GaAs和InP工艺来实现,由于工艺的限制,使得电路难以大规模集成,且电路加工成本较高。相比之下,CMOS工艺在集成度、成本和功耗方面有着难以取代的优势,以CMOS工艺为基础的毫米波通信系统是未来无线通信电路发展的必然方向,与此同时,其特征频率的不断提高使得以CMOS工艺实现毫米波集成电路成为可能。因此,本文研究基于CMOS工艺的毫米波锁相环频率综合器集成电路。作为无线收发机核心组成模块,锁相环频率综合器电路直接影响整个收发机性能的好坏,是实现无线收发信机全集成的关键瓶颈。本文在973项目的支持下,主要致力于CMOS工艺毫米波锁相环电路,包括压控振荡器VCO (Voltage Control Oscillator),可编程多模分频器MMD (Multi-Modulus Divider),鉴频鉴相器PFD (Phase Frequency Detector)和电荷泵CP (Charge Pump)等的研究与设计。针对毫米波段的锁相环频率综合器设计相关的难点提出相应的解决方法。取得的主要研究成果如下：鉴于毫米波频段可变电容Q值降低对VCO相位噪声的影响,采用增强Q值的开关电容阵列来提高谐振网络的Q值,同时拓展VCO的调谐频率范围。此外,电路只引入PMOS交叉耦合对来提供负阻,以降低闪烁噪声对VCO相位噪声的影响。采用TSMC 90nm CMOS工艺实现了一种30 GHz的宽带低噪声VCO芯片。测试结果表明：该VCO的调谐范围为25～30.66 GHz,整个频率调谐范围内1MHz频偏处的相位噪声为-96.2～105.4 dBc/Hz,核心电路最大工作电流为10.5 mA.对高速二分频器电路进行了详细的调研,并进行理论分析和设计方法研究。重点研究高速注入式二分频器拓展锁定范围的方法,基于TSMC 90nm CMOS工艺给出了两种高速超宽带注入式二分频器芯片：27.2～42.3 GHz直接注入式二分频器和26～47.9 GHz双注入式二分频器。测试结果表明：两种芯片均具有良好的性能,锁定范围超过40%,与已报道的研究成果相比,具有更优的综合性能。为了实现频率综合器的多通道输出,本文设计了高速低功耗可编程分频器芯片。为了提高电路的工作速度,详细分析了电路关键信号通路的时延,优化电路结构设计以提高电路的工作速度：为了降低工作电流,电路设计采用低功耗电路结构,同时创新性地提出了无驱动缓冲电路结构,通过理论分析注入式高速二分频器锁定范围和输出功率的折中关系,合理设计相关参数以获得足够的输出信号功率来直接驱动同步双模分频器,同时保证较宽的锁定范围。基于TSMC 90nm CMOS工艺设计了两个可编程分频器：10.2～18.3 GHz连续可编程分频器设计和25.4～33.5 GHz可编程分频器设计。测试结果表明：两种芯片的功耗分别为12.1 mW和15.8 mW,与已报道的研究成果相比,均具有更低的功耗。基于TSMC 90nm CMOS工艺设计了鉴频鉴相器和电荷泵级联电路芯片,详细分析了影响PFD和CP性能的各个因素。为了拓展PFD的鉴相范围,通过时序分析的方法获得影响鉴相范围的关键延时,并进行针对性优化设计。为了使所设计的CP具有充放电电流匹配特性好、抖动小,输出电压范围宽,电流毛刺少等优点,提出了一种改进型电流舵CP设计。电路采用电流补偿电路,加速锁定电路,毛刺抑制电路等辅助模块电路来提高性能。测试结果表明：PFD和CP级联电路的逻辑功能正确,性能优良。1.2 V电源电压下,PFD的鉴相范围为-354°～354°,CP的输出电流为92μA,在0.2-1.1 V输出电压范围内电流失配比小于1.1%,电流抖动小于4%。基于上述的模块电路,采用TSMC 90nm CMOS工艺设计实现了一种工作于Ka波段的锁相环频率综合器芯片。文中给出了环路指标的预算和电路结构的设计,并针对毫米波段频率综合器电路设计所存在的特有难点,如寄生增大、串扰严重、级间驱动困难等,对整体电路的结构,系统参数以及版图设计进行优化。另外,电磁场仿真工具被应用于电路的设计中来保证模块电路工作频率的准确性。该锁相环频率综合器采用1.2 V电源电压供电,工作电流仅为32 mA,在28-32.7 GHz的锁定范围内,输出频率分辨率为100MHz,在1MHz频偏处的相位噪声为-91.6～-99.2 dBc/Hz,参考杂散低于-50 dBc。测试结果表明频率综合器满足应用要求。
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