数字IC后端设计技术全局观

数字IC后端设计flow（不含DFT）

数字IC后端设计工具

DC：用于逻辑综合
FM：用于形式验证
ICC：用于物理实现
PrimeTime：用于STA

步骤（或文件类型）简述

RTL（Register Transfer Level，.v文件）

利用硬件描述语言（如Verilog HDL语言）对寄存器传输级电路进行描述，由数字前端人员提供。

SDC（设计约束文件，.sdc文件）

Library

.db文件，工艺标准库，包括各种cell的timing和area等。

GDS（Geometry Data Standard）

版图二进制文件，由后端最终交付给fab（芯片制造厂）进行流片生产。需满足功能、时序、功耗、噪声分析及物理规则。

GTECH

Synopsys公司提供的通用的、独立于工艺的元件库。

逻辑综合（DC，Design Compiler）

synthesis＝translation＋mapping＋optimization。Translation是指把设计的HDL描述（RTL）转化为GTECH库元件组成的逻辑电路；Mapping是指将GTECH库元件映射到某一特定的半导体工艺库（.db）上，此时的电路网表包含了相关的工艺参数。Optimization是根据设计者设定的时延、面积、线负载模型等综合约束条件（.sdc）对电路网表进一步优化的过程。最终得到门级网表（.v文件）及优化流程文件（.svf）

时序分析Ⅰ

依赖Wire-Load-Model，在.lib/.db中

形式验证Ⅰ（FM、LEC，Formality/Formal）

RTL与Mapped.v：通过在Netlist中设置Compare Points（比较点），比较Logic Cones（逻辑锥）设计与RTL设计是否等价。

比较点与逻辑锥

物理实现（PD、PR、P&R，Physical Implementation）

指代从Netlist到GDS的所有流程，包括布局、时钟树综合、布线、时序检查、噪声检查、功耗分析等步骤，多使用ICC工具实现。依赖文件见下图：

从Mapped.v到GDS：

Milkyway（MW）

ICC中，所有物理库都以milkyway的格式存在，包含所有物理信息。
详见：Milkway DataBase

Technology File（.tf文件）

定义物理规则。包含每层/过孔的编号和名称、物理和电器特性、设计规则（最小线宽、最小线距等），电子单元的单位和精度、各层显示的颜色和模式等。

TLU

RC Model Files，用于计算wire的寄生参数，包括电阻、电容、耦合电容等。

Floorplan

目的是为了确定模块大小、位置、形状，以及摆放Macro。

Placement

自动摆放所有未摆放好的stdcel。

时钟树综合（Clock Tree Synthesis，CTS）

指从某个时钟的根节点长到各个叶节点的时钟树状结构。EDA工具试图自动将时钟所属的所有延时做到相同长度，称为时钟树综合，并完成对Clock Net的绕线。时钟树分布好后需要对时序进行优化，包括setup和hold。

Routing

布线。布线完成后同样需要对时序进行优化，包括setup和hold。

Chip finish（即DFM，Design For Manufacturing）

为提高良率（yield）和解决物理规则违规做的工作，包括添加tap cell、tie cell、decap_call等，具体如下。

形式验证Ⅱ

RTL与Mapped.v：

DRC（Degign Rule Check）

fab会给IC后端一个DRC的rule文件，包含所有物理要求，包括线距、线宽、面积等。

LVS（Layout vs Schematic）

将原始电路图的网表与版图中提取出来的电路图的网表加以比较，保证拿去fab制造的GDS功能和RTL是等价的。

Antenna Check

天线规则检查：预防掩膜光刻过程中的工艺天线效应，防止击穿，或影响芯片电路寿命。

STA（Static Timing Analysis）

最终的、权威的STA，要求使用最精确的RC寄生参数（synopsys的StarRC工具）和STA算法（PrimeTime）。
StarRC寄生参数提取：

PrimeTime计算时序：

IR Drop

电压降检测。常用工具有Synopsys的PrimeRail。