第10章 组合逻辑电路 10.1 组合逻辑电路概述 10.2 常用中规模集成组合逻辑电路 10.
3 应用——微处理器地址译码电路本章内容提要重点：（1）组合逻辑电路的结构与功能特点；（2）组合逻辑电路的分析与设计方法；（3）
编码器、译码器、数据选择器、加法器、数值比较器等组合逻辑电路的逻辑功能及应用。难点：（1）互斥编码器与优先编码器的功能区别；（2）
用3/8线译码器实现组合逻辑函数；（3）用数据选择器实现组合逻辑函数；（4）组合逻辑芯片的功能扩展。10.1 组合逻辑电路概述
10.1.1 组合电路的特点 1. 功能特点 组合电路在任意时刻的输出仅仅取决于该时刻输入信号的状态，而与该
时刻之前电路的状态无关。简而言之，组合电路“无记忆性”。在图8.1所示的一个有多输入端和多输出端的组合电路框图中，A1、A2、…A
m为输入逻辑变量，Y1、Y2、…Yn为输出逻辑变量，输出与输入之间的的关系表示为：
Y1 = f 1（A1、A2、…Am）
Y2 = f 2（A1、A2、…Am） ┇ ┇
（3.1） Yn = f n（A1、A2、…Am） 2. 结构特点
组合电路之所以具有以上功能特点，归根结底是由于结构上满足以下特点： （1）不包含记忆（存储）元件； （2）不
存在输出到输入的反馈回路。 需要指出的是，我们在第2章介绍的各种门电路均属组合电路，它们是构成复杂组合电路的单元电路。1
0.1.2 组合电路的一般分析方法 分析组合电路，就是根据已知的逻辑图，找出输出变量与输入变量之间的逻辑关
系，从而确定电路的逻辑功能。分析组合电路，通常遵循以下步骤： （1）根据给定逻辑图写出输出变量的逻辑表达式； （2）用
公式法或卡诺图法化简逻辑表达式； （3）根据化简后的表达式列出真值表； （4）根据真值表所反映的输出与输入变量的取值对
应关系，说明电路的逻辑功能。【例10-1】 试分析图10-2所示电路的逻辑功能。 解： （1）这里可以采用逐级写出逻辑
表达式的方法。由于所以 （2）列真值表，如表10-1所列。 （3）分析逻辑功能 由真值表可
以看出，当A、B相同时，输出为1，否则输出为0。因此这是一个同或功能电路。 【例10-2】 分析图10-3所示电路
的逻辑功能。 解：（1）写逻辑表达式。 （2）化简(或 ) （3）由
化简后的表达式列出真值表如表10-2所列。 （4）分析逻辑功能 由真值表可知，只要A、B、C的取值不一样，输出Y就
为1；否则，当A、B、C取值一样时，Y为0。所以，这是一个三变量的非一致电路。 【补充例题】 试分析下图所示电路的逻辑
功能。 解：（1）写出逻辑表达式。Y = A B C D （2）由逻辑表达式得真值表如下表所列。真
值表 A B
C D Y A B C D Y
0
0 0 0 0 1 0 0 0
1 0 0 0 1 1 1
0 0 1 0 0 0 1 0 1
1 0 1 0 0 0 0 1
1 0 1 0 1 1 1
0 1 0 0 1 1 1 0
0 0 0 1 0 1 0
1 1 0 1 1 0 1 1 0
0 1 1 1 0 1 0 1
1 1 1 1 1 1 1 0
（3）分析逻辑功能 由真值表可知，当4个输入变量中有奇数个1时，输出为1；否则，输入变量中有偶数个1时，输出为0，这
样根据输出结果就可以校验输入1的个数是否为奇数，因此上图所示电路是一个4输入变量的奇校验电路。10.1.3 组合电路的一般设计方
法 组合电路的设计与分析过程相反，它是根据已知的逻辑问题，首先列出真值表，然后求出逻辑函数的最简表达式，继
而画出逻辑图。组合电路的设计通常以电路简单、所用器件最少为目标。前面介绍的用公式法和卡诺图法化简逻辑函数，就是为了获得最简表达式，
以便使用最少的门电路组合成逻辑电路。但是由于在设计中普遍采用中、小规模集成电路，一片集成电路包括几个至几十个同一类型的门电路，因此
应根据具体情况，尽可能减少所用器件的数目和种类，这样可使组装好的电路结构紧凑，达到工作可靠的目的。 组合电路的设计可遵循
以下步骤： （1）设定输入、输出变量并进行逻辑赋值； （2）根据功能要求列出真值表； （3）根据真值表写出逻辑表
达式并化成最简； （4）根据最简表达式画出逻辑图。 【例10-3】 设计一个三人表决电路，要求实现：大多数人同意
时，结果才能通过。 解：（1）设定变量 用A、B、C表示三个人，即输入变量；用Y代表结果，即输出变量。且采用正
逻辑赋值，A、B、C为1表示同意，为0表示不同意；Y为1表示结果通过，为0表示不通过。 （2）根据题目要求列真值表，如表10
-3所列。 （3）由真值表写出逻辑表达式并化简 （4）画逻辑图 若用与非门实现，则先求最简与非 - 与
非表达式 逻辑图如图10-4所示。 【补充例题】 设计一个代码转换电路，要求将三位二进制码转换成循环码，用与
非门和反相器实现。 解：（1）设定变量 用A2、A1、A0代表三位二进制码，即输入变量；用Y2、Y1、Y0代表
三位循环码，即输出变量。 （2）列出真值表，如下表所列。 （3）用卡诺图化简，如下图所示，求输出函数的最简表达式，可得
： （4）将输出表达式转换成与非 - 与非式 （5）画逻辑图，如下图所示。10.2 常用中规模集成组合逻辑电路
8.2.1 编码器 1. 什么是编码 一般地说，用文字、符号或者数字表示特定对象的过程都可以叫做编码。数字
电路中的编码是指：用二进制代码表示某种特定含义的信息。能够实现编码功能的电路称做编码器。n位二进制代码可以组成2n种不同的状态，也
就可以表示2n个不同的信息。若要对N个输入信息进行编码，则满足 n为二进制代码的位数，也即输入变量的个数。当N = 2n
时，是利用了n个输入变量的全部组合进行的编码，称为全编码，实现全编码的电路叫做全编码器（或称二进制编码器）；当N ＜2n时，是利用
了n个输入变量的部分状态进行的编码，称为部分编码。 2. 二进制编码器 二进制编码器也叫全编码器，其框图如图8.8所
示。 框图中，输入信号I 1、I 2…I 2n为2n个有待于编码的信息，输出信号Yn、Yn-1…Y 1为n位二进制代码，
其中Yn为代码的最高位，Y 1为最低位。例如，当n = 3时，称为3位二进制编码器；当n = 4时，称为4位二进制编码器。
对于编码器而言，在编码过程中，一次只能有一个输入信号被编码，被编码的信号必须是有效电平，有效电平可能是高电平，也有可能是低电平
，这与电路设计有关，不同编码器，其有效电平可能不同。例如，某个编码器的输入有效电平是高电平，表明只有当输入信号为高电平时才能被编码
，而输入为低电平时不能被编码。对于输出的二进制代码来说，可能是原码，也有可能是反码，这也取决于电路的构成。例如，十进制数“9”的4
位原码是1001，而反码是0110。 二进制编码器又分为普通编码器和优先编码器。 （1）普通编码器 以3
位二进制普通编码器为例。表10-4是该编码器的真值表，由表可以看出： ① 输入信号为低电平有效，因此输入信号“I”上面带
有反号； ② 输入信号之间互相排斥，即不允许有两个或两个以上输入信号同时为有效电平，因此，这种普通编码器又称作互斥编码器
。 输出信号为原码，所以“Y”上面没有反号，这种二进制编码器又可称作8线-3线（8/3线）编码器。 根据真值表
可以写出输出变量Y2、Y 1、Y 0的表达式为： 由表达式画出逻辑电路图如图10-6（a）所示。图10-6（b）是该3/
8线互斥编码器的逻辑符号。 （2）优先编码器 与普通编码器不同，优先编码器允许同时有几个输入信号为有效电平，但电路
只能对其中优先级别最高的信号进行编码。 同样以8/3线优先编码器为例，设输入信号I 7～I 0为高电平有效（“I”上不带
反号），输出为原码（Y 2、Y 1、Y 0上也没有反号）。若输入信号的优先级别依次为I 7、I 6、…I 1、I 0，则可以得到表
10-5所列的真值表（表中“×”表示取0取1均可）。显然，表中输入信号允许同时有多个为有效电平1。由表10-5可分别写出Y 2、Y
1、Y 0的表达式： 若用与或非门实现且反码输出，即输出为 、 、 ，则上面的式子可写成 如果
输入为低电平有效，即 ～ 以反变量输入，则根据 、 、 的表达式可画出8/3线优先编码器的逻辑图，如
图10-7所示。特别地，当输入低电平有效时，常将反相器的“o”画在输入端，如图中G1～G7。另外注意，图中 为隐含码，即当输
入信号 ～ 均无输入时（即 ～ 均为1），此时， 、 、 均为1，此即的编码。 （3
）集成8/3线优先编码器 图10-8（a）是集成TTL 8/3线优先编码器74LS148的引脚排列图，图（b）是其逻辑符
号，在理论分析中，采用的都是集成电路的逻辑符号。而集成电路的外部引脚排列图多用于实际连线中。表10-6是它的真值表。74LS148
除了具备表10-5所示的8/3线优先编码器的功能外，还增加了一些功能端 、 和 。 如果输入为低电平有效
，即 ～ 以反变量输入，则根据 、 、 的表达式可画出8/3线优先编码器的逻辑图，如图10-7所示。
特别地，当输入低电平有效时，常将反相器的“o”画在输入端，如图中G1～G7。另外注意，图中 为隐含码，即当输入信号 ～
均无输入时（即 ～ 均为1），此时， 、 、 均为1，此即的编码。 （3）集成8/3线优
先编码器 图10-8（a）是集成TTL 8/3线优先编码器74LS148的引脚排列图，图（b）是其逻辑符号，在理论分析中
，采用的都是集成电路的逻辑符号。而集成电路的外部引脚排列图多用于实际连线中。表10-6是它的真值表。74LS148除了具备表10-
5所示的8/3线优先编码器的功能外，还增加了一些功能端 、 和 。 为使能端，低电平有效，即当
= 0时，电路才处于工作状态，对输入信号进行编码。否则，当 = 1时，编码被禁止，输出为无效的高阻态，用1表示。
和 分别称作选通输出端和扩展输出端，它们均用于编码器的级联扩展。级联应用时将高位片的 端与低位片的 端连接
起来，可以扩展编码器的功能，并且要使 = 0，必须 ～ 均为无效电平1。在级联应用时可作输出位的扩展端。
【例10-4】 试用两片8/3线优先编码器74LS148级联，构成16/4线编码器。 解： 连线图如图10-9
所示。 ～ 是编码输入信号， 低电平有效，优先级别最高， 优先级别最低； ～
组成4位二进制反码作输出信号。 当高位片无输入而低位片有输入时（即 ～ 全为1， ～ 中至少有一
个为0时），高位片的 = 0，低位片工作， = 1，输出为 ～ 的编码1000～1111（反码）。
当高位片有输入时（即 ～ 中至少有一个为低电平时），高位片的 = 0，低位片停止工作， =
0，输出为～的编码0000～0111（反码）。 3. 十进制编码器 将10个输入信号I9～I0分别编成对应的8
421BCD码的电路称为十进制编码器。 十进制编码器有10个输入信号，输出是4位二进制代码。4位二进制代码可以组成16种
状态，而十进制编码器只需其中的10个，因而它属于部分编码，可称为10/4线编码器。又因为其输出多为8421BCD码，故也称为二 -
十进制编码器或8421BCD码编码器。 计算机的键盘输入逻辑电路就是由编码器组成。图10-10所示是用十个按键和门电路
组成的8421BCD码编码器，其中 ～ 代表10个按键，即对应十进制数0～9的输入键，低电平有效；A、B、C、D为输出代
码，组成4位8421BCD码，且为原码，A为代码的最高位，D为最低位。GS为控制使能标志，高电平有效，GS为高电平时，表明有信号输
入，编码器工作，否则，GS为低电平时，无信号输入，编码器不工作。 集成十进制编码器中，常见的是10线-4线优先编码器74
LS147，图10-11（a）所示为74LS147的引脚排列图，图10-11（b）是它的逻辑符号。74LS147的输入端为
～ ，低电平有效，优先权从 到 依次降低；输出端为 、 、 、 ，组成4位8421
BCD码， 为最高位， 为最低位，且输出为反码。10.2.2 译码器 1. 什么是译码 将具有特定含义
的二进制代码翻译成原始信息的过程叫译码。能够实现译码功能的电路叫作译码器。译码是编码的逆过程。 编码器是将N个输入信号用
n变量的不同二进制组合表示出来，而译码器则是将n变量的不同二进制组合所表示的状态一一反映出来。若译码器有n个输入信号，N个输出信号
，则应有N≤2n。当N = 2n 时，称为全译码器，也叫二进制译码器；当N＜2n时，称为部分译码器。 常用的译码器有二进
制译码器、十进制译码器和显示译码器。2. 二进制译码器 图10-12是二进制译码器的框图。图中A1～An是n个输入信号，
组成n位二进制代码，An是代码的最高位，A1是代码的最低位，代码可能是原码，也可能是反码，若为反码，则“A ”字母上面要带反号；Y
1～Y2n是输出信号，可能是高电平有效，也可能是低电平有效，若为低电平有效，则“Y ”字母上要带反号。 图10-13是集
成3/8线译码器74LS138的逻辑图和引脚排列图，其中STA、 、 是使能端，只有当STA = 1且 =
= 0时，译码器才工作，否则，译码器处于非工作状态。 表10-7示出了74LS138的真值表。真值表能够全面清楚
地反映电路的工作原理。由74LS138的真值表可以看出，其输入信号为原码，A2是最高位；输出为低电平有效，译码过程中，根据A2A1
A0的取值组合， ～ 中的某一个输出为低电平，且 （i =0，1，2，…7），mi 为最小项。这一特点是
全译码器所共有的。据此，我们可以用集成译码器实现组合逻辑函数。 【例10-5】 用集成译码器并辅以适当门电路实现下列组
合逻辑函数： 解： 要实现的是一个3变量的逻辑函数，因此应选用3/8线译码器，用74LS138。 将所给表达
式化成最小项表达式，进而转换成与非-与非式 由表达式可知，需外接与非门实现，画出逻辑图如图10-14所示。 用
多片集成译码器同样可以实现功能扩展。 [例10-6] 试用两片3/8线译码器74LS138构成4/16线
译码器。 解： 级联图如图10-15所示。其中D3D2D1D0为4位代码输入端，D3是最高位，当D3 = 0时，译码器（
Ⅰ）工作，D3 = 1时，译码器（Ⅱ）工作。因此，可用D3作为选通信号，分别控制两个译码器轮流工作。 3. 十进制译码
器 将8421BCD码翻译成10个对应的十进制数码的电路称为十进制译码器，也叫二-十进制译码器，它属于4/10线译码器。
图10-16示出了集成4/10线译码器74LS42的引脚排列图。它的输入为4位二进制代码A3A2A1A0，A3为最高位
，A0为最低位，并且是原码输入；输出信号是 ～ ，共10个信号输出端，低电平有效。 4. 显示译码器
在实际中，被译出的信号经常需要直观地显示出来，这就需要显示译码器。显示译码器通常由译码电路、驱动电路和显示器等组成。常用的显
示译码器将译码电路与驱动电路合于一身。 （1）显示器在数字系统中，广泛使用七段字符显示器，或称七段数码管显示器。常用的七段显
示器有半导体数码管显示器（LED）和液晶显示器（LCD），这里仅介绍半导体七段显示器。 图10-17（a）是
七段显示器的示意图，它由a ～g七个光段组成，每个光段都是一个发光二极管（Light Emitting Diode，简称LED），
如图10-17（b）所示。根据需要，可让其中的某些段发光，即可显示出数字0～15，如图10-18所示。 七段显示器分共阴
极接法和共阳极接法，分别如图10-19（a）和（b）所示。当共阴极接法时，若需某段发光，则需使该段（a、b、…g）为高电平；当共阳
极接法时，若需某段发光，则需使该段（a、b、…g）为低电平。（2）集成4线-7段译码器4线-7段集成译码器74LS247的输入是8
421BCD码A3A2A1A0，并且是原码；输出是 、 、 、 、 、 、 ，低电平有效，它要与共阳极接法的
显示器配合使用。表10-8和图10-20分别是74LS247的功能表（真值表）和引脚排列图。下面对其中的几个功能端作一下介绍：
为灯测试输入端，低电平有效。当 = 0时，无论A3～A0为何种输入组合， ～ 的状态均为0，七段数
码管全部发光，用以检查七段显示器各字段是否能正常发光。 为灭零输入端，当 = 0时，若A3A2A1
A0 = 0000，则所有光段均灭，用以熄灭不必要的零，以提高视读的清晰度。例如03.20，前后的两个零是多余的，可以通过在对应位
加灭零信号（ = 0）的方法去掉多余的零。 为消隐输入/灭零输出端（一般共用一个输出端）。 为消
隐输入端，它是为了降低显示系统的功耗而设置的，当 = 0时，无论 、 及数码输入A3～A0状态如何，输出
～ 状态均为1，七段数码管全灭，不显示数字；当 = 1时，显示译码器正常工作。正常显示情况下， 必须接高电平或
开路，是级别最高的控制信号。 为灭零输出端，它主要用作灭零指示，当该片输入A3A2A1A0 = 0000并熄
灭时， = 0，将其引向低位片的灭零输入端，允许低一位灭零。反之， = 1，说明本位处于显示状态，就不允许低一
位灭零。 将灭零输入端 和灭零输出端 配合使用，即可实现多位十进制数码显示系统的整数前和小数后灭零控制
。图10-21示出了灭零控制的连接方法，其整数部分是将高位的 与后一位的 相连，而小数部分是将低位的 与
前一位的 相连。在此电路的整数显示部分，最高位译码器的 接地， 端始终处于有效电平，一旦此位的输入为0，就将进
行灭零作，并通过 端将灭零输出的低电平向后一位传递，开启后一位的灭零功能。同样，在小数显示部分，最低位译码器的灭零输入端
端始终处于有效电平，一旦此位的输入为0，就将进行灭零操作，并通过 将灭零输出的低电平向前传递，开启前一位的灭零
功能。依此方法，就可把整数前和小数后的多余的零灭掉。例如，若七位数为0042.300，则显示42.3；若为9113.101则显示9
113.101；若为0513.072则显示513.072；若为6103.140则显示6103.14。10.2.3 加法器
加法器是计算机中重要的运算部件。 1. 半加器和全加器 加法器分半加器和全加器。所谓半加，是指
两个1位二进制数相加，没有低位来的进位的加法运算，实现半加运算的电路称半加器。全加是指两个同位的加数和来自低位的进位3个数相加的运
算，实现全加的电路叫全加器。 半加器和全加器的逻辑符号分别如图10-22（a）、（b）所示。 如果用Ai、B
i 表示A、B两个数的第i位，用Ci-1表示来自低位（第i –1位）的进位，用Si 表示全加和，用Ci表示送给高位（第i +1位）
的进位，那么根据全加运算的规则便可以列出全加器的真值表，如表810-9所列。 根据真值表可得 若用与门、或门实
现，则可根据上述Si和Ci的表达式直接画出如图10-23所示的逻辑电路图。 2. 集成全加器及其应用
74H183、74LS183是集成双全加器，它是在1个芯片中封装了两个功能相同且相互独立的全
加器，功能表同表10-9，引脚排列图如图10-24所示，图中“NC”表示没有用的“空引脚”。。 把4个全加器（例如两片7
4LS183）依次级联起来，便可构成4位串行进位加法器，如图10-25所示。 串行进位加法器电路结构简单，工作过程的分析
一目了然，但工作速度教低。为了提高工作速度，出现了超前进位加法器。10.2.4 数值比较器 比较两个二进制数
A和B大小关系的电路称为数值比较器。比较的结果有3种情况，A＞B、A=B、A＜B，分别通过3个输出端给以指示。 1.
1位数值比较器 1位数值比较器是比较两个1位二进制数大小关系的电路。它有两个输入端A和B，3个输出端Y0（A＞B）、Y1
（A=B）和Y2（A＜B）。根据1位数值比较器的定义，可列出真值表如表10-10所列。 根据表10-10可得
画出逻辑图，如图10-26所示。 2. 4位数值比较器 4位数值比较器是比较两个4位二进制数大小关系的电
路，一般由4个1位数值比较器组合而成。输入是两个相比较的4位二进制数A = A3A2A1A0 、B = B3B2B1B0 ，输出同
1位数值比较器，也是3个输出端。其真值表如表10-11所列。 分析表10-11可以看出： （1）4位数值比较器实现比
较运算是依照“高位数大则该数大，高位数小则该数小，高位相等看低位”的原则，从高位到低位依次进行比较而得到的。 （2）I（A＞
B）、I（A=B）、I（A＜B）是级联输入端，应用级联输入端可以扩展比较器的位数，方法是将低位片的输出Y0（A＞B）、Y1（A=B
）和Y2（A＜B）分别与高位片的级联输入端I（A＞B）、I（A=B）、I（A＜B）相连。不难理解，只有当高位数相等，低4位比较的结
果才对输出起决定性的作用。3. 集成数值比较器及其应用 74LS85是集成4位数值比较器，图8.31是它的引脚排列图。
【例10-7】 试用两片4位数值比较器74LS85组成8位数值比较器。 解： 根据以上分析，两片数值比较器级
联，只要将低位片的输出Y0（A＞B）、Y1（A=B）和Y2（A＜B）分别与高位片的级联输入端I（A＞B）、I（A=B）、I（A＜B
）相连，再将低位片的I（A＞B）、I（A＜B）接地，I（A=B）接高电平即可，如图8.32所示。 例10-7实际是
采用串联方式扩展数值比较器的位数，当位数较多且要满足一定的速度要求时，可以采取并联方式。图10-29所示为16位数值比较器的原理图
。比较方法是：采用两级比较方式，将16位数按高低位次序分成4组，每组4位，各组的比较是并行进行的。将每组的比较结果再经4位比较器进
行比较后得出结果。显然，从数据输入到稳定输出只需两倍的4位比较器的延迟时间，若用串联方式，则16位的数值比较器从输入到稳定输出需要
4倍的4位比较器的延迟时间。10.2.5 数据选择器 根据输入地址码的不同，从多路输入数据中选择一路进行输出
的电路称为数据选择器。又称多路开关。在数字系统中，经常利用数据选择器将多条传输线上的不同数字信号按要求选择其中之一送到公共数据线上
。 图10-30是数据选择器的结构框图。设地址输入端有n个，这n个地址输入端组成n位二进制代码，则输入端最多可有2n个输
入信号，但输出端却只有一个。 根据输入信号的个数，数据选择器可分为4选1、8选1、16选1数据选择器等。1. 4选1数据
选择器 图10-31（a）是4选1数据选择器的逻辑图，图（b）是其框图。图中D0～D3为4个数据输入端，Y为输出端，A1
A0为地址输入端，S为选通（使能）输入端，低电平有效。 分析图10-31（a）所示电路，可写出输出信号Y的表达式
当 = 0时，Y= 0，数据选择器不工作； 当 = 1时，Y=
，此时，根据地址码A1A0的不同，将从D0～D3中选出1个数
据输出。如果地址码A1A0依次改变，由00→01→10 →11，则输出端将依次输出D0、D1、D2、D3，这样就可以将并行输入的代
码变为串行输出的代码了。 4选1数据选择器的典型电路是74LS153。74LS153实际上是双4选1数据选择器，其内部有
两片功能完全相同的4选1数据选择器，表10-12是它的真值表。是选通输入端，低电平有效。 74LS153的引脚排列图和逻
辑符号分别如图10-32（a）、（b）所示。 2. 8选1数据选择器
集成8选1数据选择器74LS151真值表如表10-13所列。可以看出，74LS151有一个使能端 ，低电平有效；两个互补输出
端Y 和 ，其输出信号相反。由真值表可写出Y 的表达式 当 = 0时，Y= 0，数据选择器不工作；当
= 1时，根据地址码A2A1A0的不同，将从D0～D7中选出一个数据输出。图10-33所示为74LS151的引脚排列图和逻辑符
号。 3．数据选择器的典型应用 （1）数据选择器的功能扩展——扩展通道利用选通端及外加辅助门电路可以实现数据选择
器的功能扩展，以达到扩展通道的目的。例如，用两个4选1数据选择器（可选1片74LS153）通过级联，构成8选1数据选择器，其连线图
如图10-34所示。当A = 0时，选中第一块4选1数据选择器，根据地址码BC的组合，从D0～D3中选一路数据输出；当A = 1时
，选中第二块，根据BC的组合，从D4～D7中选一路数据输出。 再如，用两片8选1数据选择器（74LS151）通过级联，可
以扩展成16选1数据选择器，连线图如图10-35所示。用4片74LS151和1片74LS139可以构成32选1数据选择器，连线图如
图10-36所示。74LS139是2/4线译码器， 是使能端，低电平有效。 （2）实现逻辑函数 用数据选择器也可以实现
逻辑函数，这是因为数据选择器输出信号逻辑表达式具有以下特点：① 具有标准与或表达式的形式；② 提供了地址变量的全部最小项；③ 一般
情况下，输入信号Di可以当成一个变量处理。而且我们知道，任何组合逻辑函数都可以写成唯一的最小项表达式的形式，因此，从原理上讲，应用
对照比较的方法，用数据选择器可以不受限制地实现任何组合逻辑函数。如果函数的变量数为k，那么应选用地址变量数为n = k或 n =
k -1的数据选择器。 【例10-8】用数据选择器实现下列函数 解： 函数变量个数为4，则可选用地址变量为3的8选
1数据选择器实现，这里选用74LS151。将函数F的前三个变量A、B、C作为8选1数据选择器的地址码A2A1A0，剩下一个变量D作
为数据选择器的的输入数据。已知8选1数据选择器的逻辑表达式为 比较Y 与F 的表达式可知：
D0 = D1 = D D2 =1 D3 = 0
D4 = D D5 = D6 =1 D7 = 0 根据以上结果画出连线图，如图8.41所示
。 用74LS151也可实现3变量逻辑函数。 【例10-9】 试用数据选择器实现逻辑函数F = AB + B
C + AC。 解： 将函数表达式Y整理成最小项之和形式 F = AB
+ BC + AC = 比较逻辑表达式F和8选1数据选择器的逻辑表达式Y，最小项的对应关系为F =Y，则A = A2，B = A1
，C = A0，Y中包含F的最小项时，函数Dn = 1，未包含最小项时，Dn = 0。于是可得
D0 = D1 = D2 = D4 = 0 D3 = D
5 = D6 = D7 = 1根据上面分析的结果，画出连线图，如图10-38所示。 10.2.6 数据分配器
根据输入地址码的不同，将一个数据源输入的数据传送到多个不同输出通道的电路称为数据分配器，又叫多路分配器。如一台计算机的数据要分时
传送到打印机、绘图仪和监控终端中去，就要用到数据分配器。 根据输出端的个数，数据分配器可分为 1路-4路
、1路-8路、1路-16路数据分配器等。下面以1路-4路数据分配器为例介绍。 图10-39所示为1路-4路数据分配器的结
构框图。其中，1个输入数据用D表示；两个地址输入端用A1A0表示；4个数据输出端，用Y0、Y1、Y2、Y3表示。 令A1
A0 = 00时，选中输出端Y0，即Y0 = D；A1A0 = 01时，选中输出端Y1，即Y1 = D；A1A0 = 10时，选中
输出端Y2，即Y2 = D；A1A0 = 11时，选中输出端Y3，即Y3 = D。根据此约定，可列出真值表如表8.17所列。
由表10-14所列真值表，可直接得到 根据上式可画出如图10-40所示的逻辑电路图。 数据分配器可以用唯一地址译码器实现。例如，用3/8线译码器74LS138作数据分配器，可以根据输入端A2A1A0的不同状态，把数据分配到8个不同的通道上去，即实现1路-8路数据分配器的作用。用74LS138作为数据分配器的逻辑原理图如图10-41所示。 图中，将 接低电平，STA作为使能端，高电平有效，A2、A1和A0做为选择通道地址输入， 作为数据输入端。例如，当STA = 1，A2 A1A0= 010时， 由74LS138的功能表可得 而其它输出端均为无效电平1。因此，当地址A2 A1A0= 010时，只有输出端Y2得到与输入端相同的数据波形。 此外，将数据选择器和数据分配器结合起来，可以实现多路数据的分时传送，以减少传输线的条数。用8选1数据选择器74LS151和3/8线译码器74LS138组合构成的分时传送电路如图8.46所示。从图中可以看出，数据从输入到输出只用了5根传输线，它们是：3根地址线、1根地线和1根数据传输线。然而按常规，若将8路数据从发送端同时传送到接收端，需要9根线（包括1根地线）。当输入数据增多时，这种连接所带来的节省更为明显。10.3 应用——微处理器地址译码电路 3/8线译码器74LS138是计算机微处理器电路中最常用的地址译码器。典型的8位微处理器Intel8085A或Mototola6809有16根地址线（A0～A15），微处理器通过地址线A0～A15确定存储器的存储单元或外部设备，以达到交换数据的目的。图10-43所示为微处理器8085A通过地址译码器选择8个独立的存储器组的译码电路。 由图可以看出，8085A地址线的高4位A15～A12用来确定被寻找的存储器组，其它12位地址线A11～A0用来确定被寻找的存储器组中的某个存储单元。只有当 （输入输出/存储器选择）为低电平0、A15 = 0、 （读操作）或 （写操作）也为低电平0时，才能进行存储器组的选择。当74LS138的8个输出中有一个为低电平时，表示该输出对应的存储器组被选中，然后再由地址线A11～A0确定该存储器组的某个存储单元被选中。 |
|
