19年来最大革命：Rambus全球首发PCIe 6.0接口子系统

大名鼎鼎的Rambus近期宣布，推出全球首个PCIe 6.0接口子系统，主要面向高性能数据中心、AI SoC等领域。Rambus的这套方案包括完整的PHY物理层、控制器IP，完整符合PCIe 6.0规范，针对异构计算架构全面优化，同时也支持最新的CXL 3.0规范，可优化内存资源。其中的PCIe 6.0控制器，就是Rambus今年年初发布的，也是全球第一个同类方案。

PCIe 6.0被认为该标准诞生19年来最具革命性的一次飞跃，不仅数据传输率再次翻番最高可达64GT/s，x16单向带宽128GB/s、双向带宽256GB/s，更是升级为1b/1b编码的PAM4脉冲调制、提升信号完整性和信号稳定性的ECC前向纠错机制、提升高带宽效率的FLIT流量控制单元、更高安全级别的IDE引擎。当然，它依然保持了对PCIe 5.0、PCIe 4.0、PCIe 3.1/3.0的向下兼容。现阶段，PCIe 5.0才刚刚开始进入市场，PCIe 6.0为时尚早，首批支持的平台之一将是Intel下下下下代至强，代号Diamond Rapids。对于即将到来的PCIe 5.0信号和下一代的PCIe 6.0信号，在PCI-SIG制定的规范文档中还有很多细节知识可供研究。对于未来的PCIe 5.0 & 6.0而言，更主要的应用还是基于其物理层之上的CXL协议，这是改变服务器内部资源访问方式的重大变革

浅谈PCIE6.0;为什么要说是19年来最大革命

PCIe 6.0被认为是PCIe问世近20年以来变化最大的一次。坦率来说，PCIe 4.0/5.0都是对3.0的小修小改，比如依然采用基于NRZ（Non-Return-to-Zero）的128b/130b编码。PCIe 6.0则改用PAM4脉冲调幅信令，1b/1b编码，单个信号就有能四种编码（00/01/10/11）状态，比之前翻番，允许承载最高30GHz频率。不过，由于PAM4信号比NRZ脆弱，所以配套上马了FEC前向纠错机制，纠正链路中的信号错误，保障数据完整性。除了PAM4和FEC，PCIe 6.0的最后一项主要技术就是在逻辑层使用FLIT（流量控制单元）编码。其实，PAM4、FLIT都不算新技术，在200G 的超高速以太网早已应用，其中PAM4没能大规模推广的原因在于物理层成本太高。另外，PCIe 6.0依然保持了向下兼容。

PCIe 6.0按照传统继续让I/O带宽翻番达到64GT/s，应用到实际中，PCIe 6.0 x1单向实际带宽8GB/s，PCIe 6.0 x16单向带宽128GB/s、双向带宽256GB/s。 如今广泛使用的PCIe 4.0 x4 SSD，到时候只需要PCIe 6.0 x1就可以搞定。PCIe 6.0将延续PCIe 3.0时代引入的128b/130b编码方式，除了原有的CRC外，有趣的是，新的通道协议还支持在以太网、GDDR6x中被使用过的PAM-4编码，取代PCIe 5.0 NRZ，可以在单个通道、同样时间内封包更多数据，以及被称为前向纠错(FEC)的低延迟数据纠错机制，以使增加带宽变得可行且可靠.

很多人可能会疑问，PCIe 3.0的带宽很多时候都用不完，PCIe 6.0有啥用？由于包括人工智能在内的数据饥渴型应用的增加，更快传输速率的IO通道逐渐成为专业市场客户的需求，PCIe 6.0技术的高带宽能让包括加速器、机器学习和HPC应用需要高IO带宽产品性能得到充分释放。不断发展的汽车行业是半导体的热点，PCI-SIG也希望能从中受益，PCI-Special Interest Group已成立新的PCIe技术工作组，专注于如何提高PCIe技术在汽车行业的应用，因为该生态系统对带宽的需求增加非常明显，但作为能够将微处理器、GPU、IO设备和数据存储连接起来数据通道，PC要获得PCIe 6.0接口的支持，主板厂商需要格外小心地布置能够处理高速信号的走线，而芯片组厂商也需要做好相关的准备工作。英特尔一位发言人拒绝发表何时在设备中加入PCIe 6.0支持，但确认消费级Alder Lake和服务器侧的Sapphire Rapids、Ponte Vecchio都将支持PCIe 5.0、NVIDIA方面同样拒绝何时引入PCIe 6.0，但用于数据中心的BlueField-3 DPU已经支持PCIe 5.0；PCIe Spec只是规定了物理层需要实现的功能、性能与参数等，置于如何实现这些却并没有明确的说明。也就是说，厂商可以根据自己的需要和实际情况，来设计PCIe的物理层结构来保证功能即可！线缆厂商可以发挥的空间将更大！

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