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来源：半导体行业观察 “ 前言 随着便携式电子市场规模日益扩大，对体积更小，更具成本效益的封装需求不断增长，例如2.5D，3D堆叠。根据Yole发布的数据显示，2021年全球3D封装排名前七大企业资本支出合计达119亿美元，而这些投资服务于3D封装市场，价值约为27.4亿美元。Yole还预计2021到2027年间，该市场将以每年19%的复合增长率增长至78.7亿美元。  图一：高端封装（以2.5D/3D堆叠为主）投资排行， 图片来源：Yole 这引发了半导体先进封装领域更多有关FOWLP的讨论：FOWLP技术固然存在诸多优势：
然而这些优势也伴随着巨大的生产成本。为了削减成本，更大面积的封装应运而生。目前已经有几家公司一直在探索大型面板级封装领域，以提供更具成本优势的解决方案。像ASE、NEPES、三星和PTI等公司已经开始投资研发，或者已经建立了小批量生产线。 但与符合半导体设备标准的FOWLP（扇出型晶圆封装）相比，尽管具有经济优势的FOPLP（扇出型面板封装），生产工艺仍然受到设备器材供应商的质疑，而且需要全新的设计理念。此外，缺少标准化的面板尺寸，也是阻碍该技术被广泛采用的重要原因之一。 在这样的大背景下，本文将详细介绍时下最热门的扇出技术和挑战，以及对应的晶圆/面板级先进封装解决方案。 “ 什么是扇出？ 扇出是一种先进封装技术，通过再次分布层（RDL）来实现芯粒的扩展布线。扇出结构可分为两类：chip-last和chip-first.  图二：Chip Last and First 流程图 被英飞凌Infineon，日月光集团ASE以及Deca科技等公司广泛使用的“chip-first”工艺（见图二）与“chip-last“工艺流程顺序相反，过程起始于晶粒键合，模制，拆键合，然后是RDL工艺。 扇出的流程包括：载板贴膜，芯粒键合，塑封，去载板，脱胶 晶粒键合 该流程开始于在锯切的硅晶圆上挑选已合格的芯片（KGD），然后将其放置在层压有热敏或紫外线敏感胶带的临时载板上。 塑封 压缩成型工艺通常用于该步骤。首先要称量适量的EMC，然后再将其分配到载板的顶部。接着，机器开始以可控的速度关闭模腔，压合成型。 拆键合 拆键合工艺是通过施加热量或激光照射将重构的晶圆与载板分离。热敏或紫外线敏感胶带层会软化并失去附着力，从而有助于将晶圆与载板分离。 显影、电镀和蚀刻工艺 一旦将RDL内置在芯片或是载板中，就可以开始对晶圆或面板进行最终处理了，其中包括植球，晶圆打磨，激光打标，切片和卷带包装。 “ 扇出面临的挑战 扇出型晶圆级封装（FOWLP）的高性能水平和多晶粒配置的灵活性，引起了半导体行业的兴趣。然而，从产品良率和周期时间两方面来看，晶粒偏移和翘曲仍然是大规模量产的瓶颈。为了解决这些问题，设备制造商和材料供应商都进行了多项研究。 晶粒偏移 晶粒的位置对于封装设计和制造起着重要的作用。在光刻工艺的光掩膜的制造过程中，需要晶粒预设的位置和封装尺寸作为必要信息。事实上，晶粒偏移属于一种缺陷，是晶粒的位置偏离预先设定位置一段特定距离。如果这段偏移距离够大，将会给光刻图形带来误差，而图形如果无法与掩膜对准，就会导致短路或者断路。 翘曲  图三：晶圆翘曲 翘曲是结构固有的缺陷之一。晶圆/面板之所以能成为异构材料是由于它是由硅片和EMC（模塑料）合成的，因此材料的特性将彼此作用。这样一来，在经过热处理时，硅片与EMC的CTE (热膨胀系数) 的不匹配会导致材料膨胀和收缩的不平衡。这会同时影响到1）生产率；即会在操作和自动化方面出现问题，2）良率，很有可能在涂布过程中引起厚度较大的改变，或在曝光过程中造成图形缺陷。 John Lau等人对最受晶圆/面板翘曲影响的六大工艺环节进行了研究。对于chip-first结构，一旦晶圆从载板脱离，翘曲就随机产生。在face-down工艺中通常被称为eWLB，且在显影的过程中也会发生拆键合和翘曲。因此，如果翘曲没有降低到最小，除了会引起操作上的问题，还将影响到良率。而在face-up的结构中，拆键合后受到影响的是顶部研磨工艺。原因是在执行研磨工艺时，需要均匀的磨去化合物材料以暴露出嵌入的连接线路，超出可允许范围内的翘曲将使得工艺无法执行。因此最小化拆键合后晶圆和面板的翘曲度至关重要。 针对上述问题和挑战，涉足先进封装领域多年的ERS electronic公司，结合50余年的温度控制技术经验，自2000年开始陆续推出晶圆和面板级先进封装解决方案，并研发出了独特的翘曲矫正技术。详细可去该公司官网索取资料。 |
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来自： carlshen1989 > 《半导体》
