|
|
| 第二节随机存储器 |
|
|
|
|
第二节 随机存储器 静态随机存储器 动态随机存储器下页总目录推出返回下页上页一、静态随机存储器（SRAM）1. SRAM的结构片选输入端读
/写控制端下页返回上页行地址译码器从存储矩阵中选中一行存储单元；列地址译码器从字线选中的一行存储单元中再选1位（或几位），使这些被
选中的单元经读/写控制电路，与输入/输出端接通，以便对这些单元进行读/写操作。各部分功能下页返回上页用于对电路的工作状态进行控制。
当读/写控制信号为1时，执行读操作，将存储单元里的数据送到输入/输出端上。当读/写控制信号为0时，执行写操作，加到输入/输出端上的
数据被写到存储单元中。 读/写控制电路：片选输入端：片选输入信号为0时，RAM为正常工作状态。片选输入信号为1时，不能对RAM进行
读/写操作。下页返回上页2. SRAM的静态存储单元静态存储单元是在静态触发器的基础上附加门控管而构成的存储单元位线字线下页返回上
页基本RS触发器T5和T6是门控管，作模拟开关（Xi决定开关状态），用以控制触发器的输出和位线之间的关系。Xi = 1时T5、T6
导通，触发器与位线接通。Xi = 0时T5、T6截止，触发器与位线断开。位线下页返回上页T7、T8是每一列存储单元公用的门控管，用
于和读/写缓冲放大器之间的连接。Yj = 1时T7、T8导通，Yj = 0时T7、T8截止。列地址译码器输出下页返回上页结构形式和
工作原理，与六管NMOS存储单元相仿，T2、T4是P沟道MOS管，VDDYjXiB jT1T2T4T3T6T5T8T7D D'' 六
管CMOS静态存储单元采用CMOS工艺的SRAM正常工作时功耗很低，能在降低电源电压的状态下保存数据。下页返回上页二、动态随机存储
器（DRAM） RAM的动态存储单元是利用MOS管栅极电容可以存储电荷的原理制成的。 存储单元的结构能做得非常简单，普遍应
用于大容量、高集成度的RAM中。由于栅极电容的容量很小（通常仅为几皮法），而漏电流又不可能绝对等于零，所以电荷保存的时间有限。
为了及时补充漏掉的电荷以避免存储的信号丢失，必须定时给栅极电容补充电荷，通常将这种操作称为刷新或再生。因此，DRAM工作时必须辅以
必要的刷新控制电路，同时也使操作复杂化了。1. DRAM的动态存储单元下页返回上页 早期采用的动态存储单元为四管电路或三管电
路。这两种电路的优点是外围控制电路比较简单，读出信号也比较大。缺点是电路结构仍不够简单，不利于提高集成度。单管动态存储单元是所有存
储单元中电路结构最简单的一种。是目前所有大容量DRAM首选的存储单元。在进行写操作时，字线给出高电平，使T导通，位线上的数据便通过
T被存入CS中。在进行读操作时，字线同样给出高电平，使T导通， CS经T向位线上的电容CB提供电荷，使位线获得读出的信号电平。下页
返回上页DRAM中的单管动态存储单元也是按行、列排成矩阵式结构，并且在每根位线上接有灵敏度恢复/读出放大器。2. 灵敏度恢复/读出
放大器下页返回上页灵敏度恢复/读出放大器的读出过程（a）读出0的情况 （b）读出1的情况（a）（b）使用了灵敏
度恢复/读出放大器之后，在每次读出数据的同时也完成了对存储单元原来所存数据的刷新。因此，DRAM中的刷新操作是通过按行依次执行一次
操作来实现的。刷新时输出被置成高阻态。返回上页3. DRAM的总体结构为了提高集成度的同时减少器件引脚的数目，目前的大容量DRAM多半都采用1位输入、1位输出和地址分时输入的方式。 |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
