1、模拟信号是指时间上和幅度上均为连续取值的物理量。 在自然环境下，大多数物理信号都是模拟量。如温度是一个模拟量。 2、数字信号是指
时间上和幅度上均为离散取值的物理量。数字电路的特点：（1）电路结构简单，稳定可靠。数字电路只要能区分高电平和低电平即可，对元件的精
度要求不高，因此有利于实现数字电路集成化。（2）数字信号在传递时采用高、低电平两个值，因此数字电路抗干扰能力强，不易受外界干扰。（
3）数字电路不仅能完成数值运算，还可以进行逻辑运算和判断，因此数字电路又称为数字逻辑电路或数字电路与逻辑设计。（4）数字电路中元件
处于开关状态，功耗较小。 由于数字电路具有上述特点，故发展十分迅速，在计算机、数字通信、自动控制、数字仪器及家用
电器等技术领域中得到广泛的应用。用以实现基本逻辑运算和复合逻辑运算的单元电路。获得高、低电平的基本原理ViVoVcc3、门电路TT
L：晶体管-晶体管逻辑 ，速度快。 (标准,S,LS,AS,ALS,F) MOS：金属-氧化物-半导体逻辑，
功耗低。 (PMOS,NMOS,CMOS) (HC,AHC,AC,HCT,ACT,AHCT,LV,
LVC)ECL： 发射极偶合逻辑，速度更快。系列：74系列、54系列、4000系列等。命名：如SN74LS00。
SN：生产厂标，Texas公司；74：系列号；LS：生产工艺；00：功能号，2输入端与非门。TTL 电平 输出高电平 >
2.4V ， 输出低电平 <0.4V 。 在室温下 ，一般输出高电平是 3.5V ，输出低电平是 0.2V 。最小输入高电平和低电
平：输入高电平 >=2.0V ，输入低电平 <=0.8V ， 噪声容限 是 0.4V 。CMOS 电平 1 逻辑电平电压接近于
电源电压，0 逻辑电平接 近于 0V 。而且具有很宽的噪声容限。TTL 电平与 与 CMOS 电平的区别 （1）TTL
高电平 3.6 - 5V ，低电平0 - 2.4V 。 CMOS电平可达到 12V ， CMOS 电路输出高电平约为0.9Vcc
， 而输出低电平约为 0.1Vcc 。 （2）CMOS 集成电路电源电压可以在较大范围内变化，因而对电源的要求不像 TTL
集成电路那样严格 。 用TTL 电平他们就可以兼容 。TTL 和 CMOS 电路比较 TTL 电路是电流控制器件，而
CMOS电路是电压控制器件 ； TTL 电路的速度快，传输延迟时间短（ 5-10ns ） ，但是功耗大 ， CMOS 电路的速度慢
，传输延迟时间长 （ 25-50ns ） ， 但功耗低 。 CMOS 电路本身的功耗与输入信号的脉冲频率有关，频率越高 ， 芯片越
热，这是正常现象 。74系列 ( 0－70℃） 54系列（－55－125 ℃）①74：标准系列，前面介绍的TTL门电路
都属于74系列，其典型电路与非门的平均传输时间tpd＝10ns，平均功耗P＝10mW。②74H：高速系列，是在74系列基础上改进得
到的，其典型电路与非门的平均传输时间tpd＝6ns，平均功耗P＝22mW。③74S：肖特基系列，是在74H系列基础上改进得到的，其
典型电路与非门的平均传输时间tpd＝3ns，平均功耗P＝19mW。④74LS：低功耗肖特基系列，是在74S系列基础上改进得到的，其
典型电路与非门的平均传输时间tpd＝9ns，平均功耗P＝2mW。74LS系列产品具有最佳的综合性能，是TTL集成电路的主流，是应用
最广的系列。例：SN74LS00厂标系列名类型功能号00：含四个二输入与非门的集成电路02：含四个二输入或非门04：六组反相器74
00外引线排列输出高电平VOH：输出高电平时允许的最低电压。输出低电平VOL：输出低电平时允许的最高电压。 输入高电平VIH(Vo
n开门电平)： 输入高电平时允许的最低电压。 输入低电平VIL(VOFF关门电平)： 输入低电平时允许的最高电压。1、
输入/输出电压2、噪声容限高电平噪声容限VNH：VNH=VOH-VIH。低电平噪声容限VNL：VNH=VIL-VOL。3、输入/输
出电流IIH：输入高电平时，注入到电路的电流最大值；IIL：输入低电平时，从电路中流出电流的最大值；IOH：输出高电平时，电路可输
出的最大电流；IOL：输出低电平时，电路可吸收的最大电流。4.扇出系数可以驱动同类门的个数,IOL/IIL74LS00:
IOH=400uA IIH=20uA IOL=8mA IIL=0.4mA
注意： 1. 前级IOL大于后级IIL之和； 2. 关于未接输入信
号的引脚 与：多余脚接逻辑高或输入并联 或：多余脚接逻辑低或输入并联；
3. TTL电路的输入端开路或接一阻抗较大 的电阻时，输入电压为高电平。5、平均传输
延时时间--输出由高变低、由低 变高的平均延时时间。 tr：上升时间; tf：下降时间； Tpd=(tpd
L+tpdH)/2：平均传输延迟时间。 tpdL:输出由高电平到低电平的传输延迟时间； tpdH:输出由低电平到高电平的传输延迟
时间。6、空载功耗--与非门空载时电源总电流ICC与电源电压VCC的乘积。7、功耗输出端不能并联。1、推拉式结构2、开路输出（OC
）结构输出端要加上拉电阻，可以并联,并联后的逻辑关系为与（线与）。3、三态输出结构输出端除0，1状态外，还有一种高阻态，等效于输出
端开路。输出端可以并联，但要保证在同一时刻最多只有一个输出端不是高阻态。正逻辑：0 表示低电平，1 表示高电平。负逻辑：1 表示低
电平，0 表示高电平。逻辑符号用来 表示芯片的逻辑功能。 1、逻辑功能：与、或、非、与非、或非、异或、与或非。2、正、负逻辑：输入
、输出脚上有无空心箭头。3、输出结构类型：推拉式结构、OC结构、三态输出结构。4、使能端：低电平有效、高电平有效。5、管脚编号：
险象：电路产生的瞬时错误又称为毛刺。以下情况使电路产生险象：① 、构成电路的各元件均存在传输延迟时间tpd；② 、任何两个输入信号
不可能同时发生变化，总有先有后；③ 、输入信号本身存在上升时间tr和下降时间tf。逻辑竞争：某一输入信号的变化沿不同的路径到达输出
端的现象。逻辑险象：由逻辑竞争产生的险象。临界竞争：产生险象的竞争。非临界竞争：不产生险象的竞争。1、功能险象和动态险象功能险象：
两个或两个以上的输入信号逻辑上同时变化，实际电路中，由于延时不同而不可能同时变化，当变化前和变化后的输出相同时，变
化过程中可能产生功能险象。动态险象： 若输入信号变化前的输出与变化后的输出不同，在信号变化过程中，输出值可能交替地变
化产生毛刺。 2、险象的排除（1）对于各种集成电路，使用时一定要在推荐的工作条件范围内，否则将导致性能下降或损坏器件。（2）数字集成电路中多余的输入端在不改变逻辑关系的前提下可以并联起来使用，也可根据逻辑关系的要求接地或接高电平。TTL电路多余的输入端悬空表示输入为高电平；但CMOS电路，多余的输入端不允许悬空，否则电路将不能正常工作。 |
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