【转载】第一节：（3）逻辑芯片工艺衬底选择_native device_Chip

逻辑芯片里用到的都是单晶硅衬底，当然先进制程里用到的衬底要求也会高一些。目前垄断硅衬底制备的企业主要在日本。有名的企业主主要有日本的信越集团（信越半导体，Shin-Etsu），盛高（Sumco），台湾的环球晶圆，德国的Siltronic以及韩国的LG silctron（SK siltron，已被SK收购）, 国内的龙头企业则是沪硅产业。

以前国内的工厂用到的以日韩的衬底居多，现在国产厂商的硅片也都进来了，至少是second source的不二选择。先进制程的套路往往都是先用成熟企业的产品，成功了之后再做cost down，把便宜的作为second source走验证流程慢慢取代。目前先进工艺制造用到的都是300mm的晶圆，而信越半导体是第一个研发出了产业用的300mm硅晶圆并且目前可实现11个9的纯净度（电子级硅纯度要求6个9，99.9999%，电子级高纯要求9到11个9），其生产技术和市场份额均居业界头号位置。当然国内厂商也在不停追赶之中，沪硅产业目前已经可以生产14nm制程用的单晶硅衬底，更先进的也在研发之中。沪硅产业的总经理是邱慈云，所以大家懂了吧，无限潜力的国产半导体硅片企业。

有人会疑惑，怎么衬底还分不同制程节点的，不都一样做吗？这就涉及到了衬底的一些规格指标。比如28nm最常用的是衬底就是300mm的带有轻掺杂p型外延硅(4um)的重掺杂单晶硅衬底，其晶面指数为（100），晶向指数为<110>，厚度约0.5mm，当然对于晶圆的缺陷态密度也会有一定要求。

我们以Sumco公司官网介绍为例，可以看到，硅片在经过切割抛光之后，还有一些特殊步骤如退火，外延，隔离结，绝缘体上硅的工艺可以进一步加工，这都是要针对不同的应用加以甄别的，我们来介绍28nm逻辑制程用到的外延衬底。

（1）晶圆尺寸

从图中的表格可以看到，从4英寸到12英寸晶圆，根据不同的应用工艺，其尺寸范围不尽相同。总的来说，8英寸晶圆依然是半导体界需求最为旺盛的类型，但是对于先进逻辑制造而言，12英寸的晶圆已经是业界标配。当然对于更大直径的18英寸的晶圆的呼声，业界目前尚未形成绝对的共识来工业化。晶圆直径做大可以提高单晶硅的利用率从而降低成本，但是对于单晶硅工艺会有更高的要求（如边缘处的缺陷）。更加困难的是，这需要半导体业界整个配套的变更，主要是设备方面都要升级成与18英寸相匹配，同时大尺寸晶圆也会对各种工艺产生新的挑战如wafer edge的一些side effect。当然，业界一些组织推动18英寸的目的，更多的在于强制升级带来的各种相关利益链的销售额的激增和对产业的新一轮推动，但是目前最大的障碍仍来自于半导体设备厂商。

（2）掺杂类型

逻辑芯片的衬底有p型掺杂，n型掺杂之分，目前用到的基本都是p型掺杂，掺杂元素为硼。相比于n型的磷掺杂，硼元素更有利于在衬底的扩散。更重要的是，一般电路设计里会有用到native device，这种device不需要额外的光罩，利用寄生的MOS管即可。电子的迁移率一般要比空穴高上3到4倍，而p型衬底的寄生MOS管对应的是NMOS。熟悉制造厂WAT的朋友应该知道，每个产品的电性参数里都会有Native NMOS和native IO NMOS的相关参数，相对于PMOS，这些device会有更快的速度和驱动能力。

（3）表面外延

28nm用的衬底都是带有外延硅的，这层外延硅的厚度大约为4um，而且掺杂浓度较轻。和衬底内部的重掺杂相比，外延硅的电阻率往往是衬底内部电阻率的100倍以上，这种高质量的硅衬底的好处是可以有效改善CMOS工艺中的寄生晶闸管引起的闩锁效应。我们都知道SOI硅片可以完全杜绝这种晶闸管触发的电路无法关闭的问题，外延硅有些类似，利用高阻态减轻这种效应触发的几率，有资料表示轻掺杂的p型外延硅可以改善4-5倍的闩锁效应。

（4）晶面指数

MOS管是表面沟道器件，衬底表面缺陷态密度对阈值电压影响很大，而（100）晶面的表面原子面密度是最小的，对应的原子表面态密度也最小，因而MOS工艺采用（100）晶面的衬底。另外，由于（100）晶面面密度小，其热氧化和刻蚀速率也相对较快，当然这个因素是次要的。

（5）晶向指数

对于晶向，在40nm以前，CMOS工艺往往都是采用<100>晶向的衬底。到了28nm，为了最大限度地改善PMOS的迁移率，业界采用了<110>晶向的衬底。在这个方向上，PMOS沟道对压应力最为敏感，因而迁移率可以获得最大程度地提升。28nm工艺会采用源漏锗硅应力技术来优化空穴迁移率，在<100>晶向，可以获得约20%的提升。

我们看第一张图可以知道硅片是有一条直边的，切出来这条边的目的就是要告诉你如何确定晶向。切出来的直边我们一般叫做notch方向。Notch朝下的时候，poly一般是竖直方向的（28nm）。当然对于设计规则里特别规定的或者一些IP模块，也会有水平poly放置。所谓的<110>晶向，实际上指notch朝下时的水平方向，也就是沟道方向是<110>。

（6）晶圆厚度

硅片的厚度是既不能太厚也不能太薄的。厚了成本会上升，造成浪费；薄了的话在工艺中可能导致裂片。后段工艺会有很多层金属层叠加上去，最终还会有很厚的两层钝化层，随着工序的进行，衬底会受到累计的应力造成弯曲，如果过薄的话，可能导致衬底破裂。即便对于好一些的情况而言，弯曲程度过高，也会导致钝化层等薄膜存在crack/peeling/edge defocus的风险，从而造成最终目检乃至于可靠性的失效。

当然，除此之外，在foundary对衬底进行选型时，工程师也可以要求一些特别的参数，比如wafer edge leveling或者bevel的弧度呀之类的，这个可以根据当前工艺的一些失效模式针对性地去进行一些选型。不过，如果真到了这一步，那工艺上确实有一些不该存在却重复发生的严重问题。

下一小节我们会简要介绍线上量测（Inline Metrology）。

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