|
为了缓解多通道SerDes中高频时钟信号在长距离传输中引入的噪声过大和功耗过高的问题，设计了一种应用于多通道的低功耗低抖动两级锁相环结构；同时为了进一步降低噪声性能，在第２级锁相环中设计了一种采样鉴相器。该设计将第１级LC振荡器锁相环产生的低频时钟信号（3.125GHz）传输到各通道收发机后，将该信号作为第2级参考信号，再采用小面积的 环形振荡器锁相环 产生正交的高频时钟（12.5GHz），这种结构降低了高频时钟在片上长距离传输的距离，提高了收发机的时钟质量；此外该技术避免了使用高频缓冲器，降低了功耗。其中第２级锁相环通过无分频鉴相技术提高了第２级环振锁相环的噪声性能。该时钟发生器电路整体功耗为10０mW，第１级锁相环相位噪声拟合后为-115dBc／Hz，第２级环形振荡器电路在１MHz处相位噪声为－79dBc／Hz，锁相环电路产生的时钟信号整体抖动为2.7ps。正交时钟偏差在300fs以内。相比传统时钟发生器，该设计性能有较大提高，功耗有明显降低，适合应用于100Gbps SerDes中。
近年来，高速串行接口发展迅速，根据ISSCC的统计，高速串行接口的速率在以每４年２～３倍的速率快速增长，当前高速串行接口的速率已实现了100Gbps新阶 段。在５G 网 络、大数据、云计算的驱动下，以太网和高速通信网络的速率也将驱使高速串口达到400Gbps级别。然而，４×100G的高速串口对高性能时钟的抖动与功耗方面提出了更高的要求。在高速串行接口的发射端，随着通信速率的提升，高速串行接口的发射端最后一级串化器的时序变得非常紧张，时钟的抖动性能直接决定发射数据的质 量；在基于相位差 值器（PhaseIn－terpolator，PI）的高速串行接口接收端，时钟质量直接决定时钟恢复 电路（ClockandDataRecorvery，CDR）的抖动容限性能。因此研究适用于多通道高速串行接口的低抖动的时钟发生器对提升高速串行接口的性能至关重要。在４×10０GPAM４高速串口设计中，为了保证时钟质量，通常需要４个基于LC振荡器的25GHz高频时钟，然而片上多个高频LC振荡器的设计除了需要付出面积和功耗的代价外，更重要的是多个 LC振荡器会相互干扰，会影响时钟的抖动性能。为了避免片内多个振荡器的相互干扰，2018年 YajunHe等人设计了一种应用于多通道高速串行接口的多锁相环电路，该电路采用共享一个振荡器的时钟方案，由一个锁相环产生高频时钟，然后通过多级缓冲器给多通道高速串行接口提供时钟信号。但是，高频时钟片内的长距离传输时，随着传输距离和缓冲器级联数量的增加，时钟抖动性能也会急剧恶化。为了避免高频时钟的长距离传输，2015 年 Jihwan Kimdengren 设计的 16～40Gb／s的NRZ／PAM４发射机中的时钟电路采用了一种共享低速正交时钟的方案，该方案通过共享一个高频时钟，然后经过分频器产生正交时钟，最后将正交时钟通过多级缓冲器传输至16～40Gb／s的发射机。2017年 GuangZhu等人提出另外一种共享四相正交时钟的方案。但是，正交时钟在长距离传输中需要多级缓冲器，缓冲器的版图位置、IR电压降和工艺偏差都会导致缓冲器失配，然而正交时钟的相位对缓冲器的失配异常敏感，所以多级级联后的缓冲器不可避免的造成时钟占空比失真加剧和IQ 正交时钟的相位失配加剧。 1 采样锁相环噪声分析
图１ 传统电荷泵锁相环噪声模型 设电荷泵的增益为
式中：
由此可见，由于锁相环中的 Ｎ 分频器，电 荷 泵的噪声功率被放大了
２ 电路结构 本文设计的时钟电路主要由两级锁相环组成，具体结构如图 2 中间部分所示。第 1 级锁相环产生3.125 GHz 的差分时钟，通过多级缓冲器传送至每个数据通路，并将其作为每个通道中第 2 级锁相环的参考信号。第 2 级锁相环产生正交的 12.5 GHZ高频时钟给收发机。由于传输过程中采用3.125 GHz的低频差分时钟，避免了高频时钟长距离传输时钟抖动性能的急剧恶化。另外，差分时钟的传输可以遏制片上的共模干扰，而且，差分时钟的相位失配和占空比时钟不会影响第 2 级锁相环的抖动性能。该结构利用第 1级低频时钟的相位在每个通道的第 2 级锁相环中产生相位匹配的正交时钟避免了正交时钟长距离传输后的相位失配。
图２ 两级锁相环架构的多相时钟发生器电路结构 第1级锁相环的结构如图 2 中的下半部分所示，该结构采用了较为成熟的整数分频电荷泵锁相环结构，将 125 MHz 时钟信号作为参考时钟，产生低抖动的 3.125 GHZ 时钟，该结构与文献类似。 第 2 级锁相环整体结构如图 2 中的上半部分所示，该结构是在环型振荡器的基础上利用采样锁相环技术，产生各通道中相位高度匹配的四相 12.5GHz 高速时钟。第 2 级锁相环电路的具体电路设计如图 3 所示,为了优化噪声性能，采用了采样鉴相器以代替分频器和常规鉴相器的组合，抑制分频器带来的对锁相环噪声的增强作用，电路结构如图 4(a)所示;为了匹配采样鉴相器，抑制杂散和噪声，采用了一种改进后的电荷泵结构，电路结构如图 4(b)所示。为了满足多通道高速串行接口电路中对多相时钟信号的要求，在第 2 级我们采用了小面积的环形振荡器生成正交信号电路结构如图 4(c) 所示。
图３ 采样锁相环结构图
图４ 电路组件示意图 3 仿真结果与分析 为了验证本文提出适用于多通道 400 Gb/s 收发机的时钟发生器的性能，这里用一个时钟通路的版图进行仿真验证，如图 5 所示，图中标号 1 与标号4 为多级 buffer,标号 5 与标号 2 为第1级锁相环标号 3 为第 2 级锁相环。
图５ 电路版图 3.1 电路的后端仿真 本文对电路中的 2 种振荡器分别进行仿真。第1 级锁相环 LC 振荡器的相位噪声在 1 MHZ 频偏处是-127 dBc/Hz,如图 6 所示。第 2 级锁相环环形振荡器的相位噪声在 1 MHz 频偏处为-79 dBcHz,如图 7 所示。第 1级锁相环输出的3.125 GHZ时钟整体抖动是1 ps,如图 8 所示。经计算总的相位噪声在 1 MHz 频偏处为-115 dBc/Hz,仿真计算结果如图 9 所示。第 1级锁相环信号经过多级缓冲器后作为第 2 级锁相环的参考时钟信号，第 2 级锁相环锁的输出时钟抖动为 2.7 ps。第 2 级锁相环输出的正交时钟偏差如图 10 所示,偏差在 300 fs 以内。从仿真结果可以得出,该锁相环电路能够满足多通道 400 Gbps 高速串行接口电路的需求。
图６ ＬＣ振荡器的相位噪声
图７ 第２级锁相环环形振荡器相位噪声
图８ 第１级锁相环时钟抖动
图9 第１级锁相环相位噪声
图10 锁相环时钟抖动 振荡器在锁相环中的作用非常重要,振荡器的噪声对锁相环的整体噪声影响十分显著，甚至可 以说振荡器的噪声性能对锁相环的噪声性能有着决定性的影响。表 1和表 2 分别表示 LC 振荡器和环形振荡器的性能,通过对比结果可知，本文设计的振荡器相位噪声较低，性能较为优秀，可以满足设计要求。 表１ ＬＣ振荡器性能比较
表２ 环形振荡器性能比较
经仿真测试，表 3 为第 1 级锁相环性能比较结果。相比其他文献结果,本设计中第 1 级锁相环相位噪声较低，性能较为优秀。 表3 第1级锁相环性能比较
经仿真测试，试验结果见图 11,表 4 为仿真性能的对比情况,相比其他文献结果,本文中第 2级锁相环抖动较小，性能较为优秀，更加适合应用在高速串行接口中。
图11 正交时钟偏差 表４ 第２级锁相环性能对比
3.2 电路结构对电路整体性能的影响 为了更好地说明本文设计的时钟发生器在噪声，功耗，面积等方面的优势，我们根据已发表文献的结构设计了一个对比电路，该电路由一个 LC 锁相环直接生成 12.5 GHz 的时钟信号，并经过多级buffer 传输到收发机，该电路同样只保留一条时钟通路，电路版图见图 12.
图12 对比用版图 从仿真结果可以看出，相比单极锁相环直接为收发机提供时钟信号，两级锁相环在功耗，面积以及噪声性能上都有明显提高。从表 5 中的仿真数据对比，可以看出本文设计的两级四相位锁相环结构相比传统锁相环结构在抖动性能、功耗和面积更加适合应用于多通道的 100 Gbps 多通道高速串行接口。 表５ ２种电路结构的对比  ４ 结语 本文设计了一种应用于 4X 100 Gbps 高速串 行接口的低抖动低功耗时钟发生器，该时钟 发生器采用了两级锁相环结构,第 1级为 LC 锁相环,第 2 级为采样鉴相技术的环振锁相环，单通道电路的整 体功耗为 100 mw,面积 0.36 mm2,第 2 级锁相环抖动为 2.7 ps,在1 MHz 频偏处振荡器相位噪声为-79 dBc/Hz,相位偏差精度低于200 fs。经仿真验证，相比于传统锁相环，本设计性能较好,功耗较低适合应用于4X100 Gbps高速串行接口中。 来源：空军工程大学学报(自然科学版) |
|
|
