DDR-Topology 文章目录 [隐藏] 第一步,确定拓补结构(仅在多片DDR芯片时有用)首先要确定DDR的拓补结构,一句话,DDR1/2采用星形结构,DDR3采用菊花链结构。 拓补结构只影响地址线的走线方式,不影响数据线。以下是示意图。 DDR-Topology 星形拓补就是地址线走到两片DDR中间再向两片DDR分别走线,菊花链就是用地址线把两片DDR“串起来”,就像羊肉串,每个DDR都是羊肉串上的一块肉,哈哈,开个玩笑。 第二步,元器件摆放确定了DDR的拓补结构,就可以进行元器件的摆放,有以下几个原则需要遵守: 原则一,考虑拓补结构,仔细查看CPU地址线的位置,使得地址线有利于相应的拓补结构 原则二,地址线上的匹配电阻靠近CPU 原则三,数据线上的匹配电阻靠近DDR 原则四,将DDR芯片摆放并旋转,使得DDR数据线尽量短,也就是,DDR芯片的数据引脚靠近CPU 原则五,如果有VTT端接电阻,将其摆放在地址线可以走到的最远的位置。一般来说,DDR2不需要VTT端接电阻,只有少数CPU需要;DDR3都需要VTT端接电阻。 原则六,DDR芯片的去耦电容放在靠近DDR芯片相应的引脚 以下是DDR2的元器件摆放示意图(未包括去耦电容),可以很容易看出,地址线可以走到两颗芯片中间然后向两边分,很容易实现星形拓补,同时,数据线会很短。 以下是带有VTT端接电阻的DDR2元器件摆放示意图,在这个例子中,没有串联匹配电阻,VTT端接电阻摆放在了地址线可以到达的最远距离。 以下是DDR3元器件摆放示意图,请注意,这里使用的CPU支持双通道DDR3,所以看到有四片(参考设计是8片)DDR3,其实是每两个组成一个通道,地址线沿着图中绿色的走线传递,实现了菊花链拓补。地址线上的VTT端接电阻摆放在了地址线可以到达的最远的地方。同样地,数据线上的端接电阻也放置在了靠近DDR3芯片的位置,数据线到达CPU的距离很短。同时,可以看到,去耦电容放置在了很靠近DDR3相应电源引脚的地方。 DDR3-Placement 第三步,设置串联匹配电阻的仿真模型摆放完元器件,建议设置串联匹配电阻的仿真模型,这样对于后续的布线规则的设置是有好处的。 点击Analyze->SI/EMI Sim->Model Assignment,如下图。 Model-Assigment 然后会出来Model Assignment的界面,如下图 然后点击需要设置模型的器件,通常就是串联匹配电阻,分配或创建合适的仿真的模型,如果不知道如何创建,请在互联网上搜索或发邮件给无线时代(Beamsky)。 分配好仿真模型之后的网络,使用Show Element命令,可以看到相关的XNET属性,如下图。 第四步,设置线宽与线距
PWR-10MIL
DDR-2W
region-rule 第五步,走线走线就需要注意的内容比较多,这里只做少许说明。 所有走线尽量短 第六步,设置等长规则对于数据线,DDR1/2与DDR3的规则是一致的:每个BYTE与各自的DQS,DQM等长,即DQ0:7与DQS0,DQM。等长,DQ8:15与DQS1,DQM1等长,以此类推。 DDR2数据线等长规则举例 DDR3数据线等长规则举例 地址线方面的等长,要特别注意,DDR1/2与DDR是很不一样的。 对于DDR1/2,需要设定每条地址到达同一片DDR的距离保持等长,如下图。 对于DDR3,地址线的等长往往需要过孔来配合,具体的规则均绑定在过孔上和VTT端接电阻上,如下图。可以看到,CPU的地址线到达过孔的距离等长,过孔到达VTT端接电阻的距离也等长。 补充一点,很多时候,地址线的等长要求不严格,这一点我还没有尝试过。在本人设计的这些产品中,地址线,数据线都做了25mil的Relative Propagation Delay的等长规则设定。关于等长规则设定的细节在这里不再赘述,有兴趣的话,可以发邮件给无线时代(Beamsky)。 第七步,绕等长完成等长规则的设定后,最后一步也是工作量最大的一步:绕等长。 在这一步,我认为只有一点规则需要注意:尽量采用3倍线宽,45度角绕等长,如下图。 绕等长完成后,最好把DDR相关网络锁定,以免误动。 到这里,DDR走线就已经完成了,在本人设计过的三,四十种产品中,都是按照上面的规则与过程完成的,DDR2最高规格是DDR2-800,512MB,DDR3最高规格是DDR3-1600,1GB,都可以很稳定的工作,无论性能还是可靠性,都未曾出过问题。 原来链接: http://www./ddr-layout-rules-processes/ 欢迎关注本人公众号:
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