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这对我们来说是一次相当大的经历，从 2017 年开始，我们开发了原型 DDR5 PHY 和 DDR5 控制器 IP，基于初步投票和对 DDR5 标准的讨论，该标准至今尚未发布。幸运的是，我们有很多硅“第一”，我们 IP 的标志之一是它的适应性，我们能够在设计中投入足够的灵活性，以确保首次硅成功。 在整个设计过程中，我们还受益于 Cadence 的 DDR5 VIP（验证 IP），在 Cadence 内部使用了一个独立团队，该团队也在研究 JEDEC 和我们的行业合作伙伴的 DDR5 标准开发，并将其编码到我们用于验证 DDR5 IP 的内存模型中。 一旦我们流片了包含原型 DDR5 控制器和 PHY IP 的测试芯片，当然，就有了惯常的制造期。我们利用这段时间不断改进知识产权及其可交付成果，但我可以告诉你，这很像父母期待新生儿的到来。 当测试芯片硅回来时，是“开始时间”了。该 IP 同时支持 DDR4 和初步的 DDR5 投票，因此我们最初使用 DDR4 模式来测试芯片。由于我们已经在台积电 7nm、16nm 和 12nm 节点中对 DDR4 PHY 和控制器 IP 测试芯片进行了充分表征，并且拥有大量使用台积电 7nm 工艺的经验，因此我们对 DDR4 模式将在此测试芯片中工作充满信心，并且我们获得了全速 DDR4-3200 工作非常快。 与此同时，我们与美光的朋友一起敲定了原型 DDR5 部件的所有细节，我们从美光收到了实际的原型 DDR5 DRAM 部件，当一切准备就绪后，我们将 DDR5 印刷电路板 （PCB） 送去制造，并填充 Cadence 测试芯片和美光 DDR5 DRAM 原型。 当 DDR5 PCB 回来时，我们使用初步 DDR5 投票中的信号电压、阻抗和协议，在初步 DDR5 模式下运行了第一批事务。多亏了我们实验室团队的辛勤工作，我们才能够迅速将速度提高到原型 IP DDR5-4400 的全额定数据速率。 我们今天来了！请务必查看 DDR IP 页面上的演示视频和其他信息材料。 |
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我们很高兴在本周的台积电技术研讨会上
