【原】模拟集成电路设计，从原则到细节

来源：EETOP Blog  作者：hebut_wolf

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设计原则是大量错误中总结出来的，分为三种：

第一性原则，如mos管饱和深度，环路稳定，匹配，pvt波动控制，面积和功耗的最小开销；

第二原则是结合具体电路的。如adc里噪声和匹配的控制，dac里mismatch、 setup time控制等；

第三原则是跟随工艺的，比如layout匹配的方式在有wpe和sti效应之前是ABBA，后来就变成ABAB了；再比如新的版图效应，会影响版图甚至电路的设计；（如DIBL效应、vth随L变化等）

对细节的思考是正向设计的关键，也是设计的灵魂，我昨天设计了一个bandgap，里面有的细节我以前没有认真考虑过。比如：（括号里是我粗浅的思考）

1. 如何确定bjt电流比是1:4 1:8 还是1:16，依据是啥；

（vt×ln(m)控制在多少mV是合理的？需要考虑offset的大小，面积）

2. 如何确定单位电流大小，是1uA、2uA还是5uA，依据是啥；

（本质是低功耗设计和低噪声设计的取舍不同）

3. 环路稳定性，都有几个零点和极点，bjt支路是两路并联，如何分析呢？

（多条反馈支路的网络存在额外的零极点对，在设计中应考虑好）

4. 启动电路为啥那么实现？原来的大电容是不是能减小一些，依据是什么？

启动电路针对快上电和慢上电对应的策略是什么？有没有风险？

启动电路上拉或下拉的能力，要弱到什么程度？依据？

（启动电路最常见的问题是驱动能力和速度不合理，导致和主环路打架，反复开启。快上电和慢上电，主要关注点是上电过程是否存在简并点，即启动电路锁在中间状态。启动电路上下拉能力，要保证在深度启动时，opamp能拉得过启动电路）

5. psr问题，有哪些电路是应对psr的？大电容与面积如何折中？依据？

（高频下，pmos电流镜的gate电压是cgs、cgg的分压，依靠增加cgs时要减小gate对其他节点的电容，这是节省电容的关键）

6. β曲率补偿的优缺点是什么？

（β曲率补偿在40nm以下没有作用，因为β很小，如果用了β补偿，则电流的pvt波动会增加）

7. 运放的结构选择，套筒还是折叠？

（套筒可以省电，折叠需要考虑清楚p电流和n电流的快慢）

8. gbw选择和dc gain的选择，怎么对应到spec上？能节省一些开销吗？

（gbw大则gbw内psr好，带内噪声也好 dc_gain会影响bg电压电流精度，对低频psr也有影响）

9. 噪声要求不高的话，如何释放噪声的限制，来达到优化其他参数的目的？

（bg的噪声主要来自电阻和运放差分对，如果噪声要求不高，则可以减小单位电流）

10. 匹配呢？在电路设计时如何提高电流镜匹配？

（用较大的vdsat，比如200mV~250mV，这样相同的vth失配，电流波动就很小）