DDR,SDRAM布线规范

DDRSDRAM技术总结



2004-6-16

摘要：

本文将介绍DDRSDRAM的一些概念和难点，主要结合上一篇SDRAM的介绍加以对

比。同时着重讲解主流DDRII的技术。最后结合硬件设计提出一些参考。

关键字：DDR,SDRAM，内存模组，DQS



目录



1概述...........................................................................................................................................2

2DDR的基本原理......................................................................................................................2

3DDRSDRAM与SDRAM的不同.............................................................................................3

3.1差分时钟...................................................................................................................5

3.2数据选取脉冲（DQS）...........................................................................................6

3.3写入延迟...................................................................................................................7

3.4突发长度与写入掩码...............................................................................................8

3.5延迟锁定回路（DLL）...........................................................................................9

4DDR-Ⅱ与DDR-Ⅲ.................................................................................................................10

4.1DDR-Ⅱ内存结构...................................................................................................11

4.2DDR-Ⅱ的新操作与新时序设计...........................................................................12

4.3DDR-Ⅱ未来发展与DDR-Ⅲ.................................................................................17

5内存模组.................................................................................................................................23

5.1内存模组的分类.....................................................................................................23

5.2未来模组的技术发展.............................................................................................24































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1概述

DDRSDRAM全称为DoubleDataRateSDRAM，中文名为“双倍数据流SDRAM”。DDRSDRAM在原有的

SDRAM的基础上改进而来。也正因为如此，DDR能够凭借着转产成本优势来打败昔日的对手RDRAM，成为当

今的主流。由于SDRAM的结构与操作在上文已有详细阐述，所以本文只着重讲讲DDR的原理和DDRSDRAM

相对于传统SDRAM（又称SDRSDRAM）的不同。



（上图可点击放大）

DDRSDRAM可在一个时钟周期内传送两次数据

2DDR的基本原理

我们看DDR正规的时序图。



DDRSDRAM读操作时序图

从中可以发现它多了两个信号：CLK#与DQS，CLK#与正常CLK时钟相位相反，形成差分时钟信号。而数据

的传输在CLK与CLK#的交叉点进行，可见在CLK的上升与下降沿（此时正好是CLK#的上升沿）都有数据被

2

触发，从而实现DDR。在此，我们可以说通过差分信号达到了DDR的目的，甚至讲CLK#帮助了第二个数据的

触发，但这只是对表面现象的简单描述，从严格的定义上讲并不能这么说。之所以能实现DDR，还要从其内部

的改进说起。



（上图可点击放大）

DDR内存芯片的内部结构图，注意比较上文中SDRAM的结构图

这也是一颗128Mbit的内存芯片，标称规格也与前文的SDRAM一样为32×4bit。从图中可以看出来，白

色区域内与SDRAM的结构基本相同，但请注意灰色区域，这是与SDRAM的不同之处。首先就是内部的L-Bank

规格。SDRAM中L-Bank存储单元的容量与芯片位宽相同，但在DDRSDRAM中并不是这样，存储单元的容量

是芯片位宽的一倍，所以在此不能再套用讲解SDRAM时“芯片位宽=存储单元容量”的公式了。也因此，真

正的行、列地址数量也与同规格SDRAM不一样了。

以本芯片为例，在读取时，L-Bank在内部时钟信号的触发下一次传送8bit的数据给读取锁存器，再分成两

路4bit数据传给复用器，由后者将它们合并为一路4bit数据流，然后由发送器在DQS的控制下在外部时钟上升

与下降沿分两次传输4bit的数据给北桥。这样，如果时钟频率为100MHz，那么在I/O端口处，由于是上下沿触

发，那么就是传输频率就是200MHz。

这就是DDRSDRAM的工作原理，这种内部存储单元容量（也可以称为芯片内部总线位宽）=2×芯片位宽

（也可称为芯片I/O总线位宽）的设计，就是所谓的两位预取（2-bitPrefetch），有的公司则贴切的称之为2-n

Prefetch（n代表芯片位宽）。

3DDRSDRAM与SDRAM的不同

DDRSDRAM与SDRAM的不同主要体现在以下几个方面。

DDRSDRAM与SDRAM的主要不同对比表

3



（上图可点击放大）



DDRSDRAM与SDRAM一样，在开机时也要进行MRS，不过由于操作功能的增多，DDRSDRAM在MRS

之前还多了一EMRS阶段（ExtendedModeRegisterSet，扩展模式寄存器设置），这个扩展模式寄存器控制着

DLL的有效/禁止、输出驱动强度、QFC有效/无效等。

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由于EMRS与MRS的操作方法与SDRAM的MRS大同小异，在此就不再列出具体的模式表了，有兴趣的话可

查看相关的DDR内存资料。下面我们就着重说说DDRSDRAM的新设计与新功能。



3.1差分时钟

差分时钟（参见上文“DDRSDRAM读操作时序图”）是DDR的一个必要设计，但CK#的作用，并不能

理解为第二个触发时钟（你可以在讲述DDR原理时简单地这么比喻），而是起到触发时钟校准的作用。由于数

据是在CK的上下沿触发，造成传输周期缩短了一半，因此必须要保证传输周期的稳定以确保数据的正确传输，

这就要求CK的上下沿间距要有精确的控制。但因为温度、电阻性能的改变等原因，CK上下沿间距可能发生变

化，此时与其反相的CK#就起到纠正的作用（CK上升快下降慢，CK#则是上升慢下降快）。而由于上下沿触发

的原因，也使CL=1.5和2.5成为可能，并容易实现。

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与CK反相的CK#保证了触发时机的准确性

3.2数据选取脉冲（DQS）

DQS是DDRSDRAM中的重要功能，它的功能主要用来在一个时钟周期内准确的区分出每个传输周期，

并便于接收方准确接收数据。每一颗芯片都有一个DQS信号线，它是双向的，在写入时它用来传送由北桥发来

的DQS信号，读取时，则由芯片生成DQS向北桥发送。完全可以说，它就是数据的同步信号。

我们分别从数据的读和写两个方面来分析DQS的不同作用。

读数据过程



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在读取时，DQS与数据信号同时出现（也是在CK与CK#的交叉点）；即在读取时，DQS的上/下沿作为

数据周期的分割点。但是数据有效却是在DQS的高/低电平期中部，也就是CK的中间。

DDR内存中的CL也就是从CAS发出到DQS生成的间隔，数据真正出现在数据I/O总线上相对于DQS

触发的时间间隔被称为tAC。注意，这与SDRAM中的tAC的不同。实际上，DQS生成时，芯片内部的预取已

经完毕了，tAC是指上文结构图中灰色部分的数据输出时间，由于预取的原因，实际的数据传出可能会提前于

DQS发生（数据提前于DQS传出）。由于是并行传输，DDR内存对tAC也有一定的要求，对于DDR266，tAC

的允许范围是±0.75ns，对于DDR333，则是±0.7ns，有关它们的时序图示见前文，其中CL里包含了一段DQS

的导入期。

写数据过程



在写入时，以DQS的高/低电平期中部为数据周期分割点，而不是上/下沿。但数据的接收触发有效却为DQS

的上/下沿。这和上面的读DDR的过程正好相反。

为什么会有这种差异？在写的过程，如果以DQS的上下沿区分数据周期的危险很大。由于芯片有预取的操

作，所以输出时的同步很难控制，只能限制在一定的时间范围内，数据在各I/O端口的出现时间可能有快有慢，

会与DQS有一定的间隔，这也就是为什么要有一个tAC规定的原因。而在接收方，一切必须保证同步接收，不

能有tAC之类的偏差。这样在写入时，芯片不再自己生成DQS，而以发送方传来的DQS为基准，并相应延后一

定的时间，在DQS的中部为数据周期的选取分割点（在读取时分割点就是上下沿），从这里分隔开两个传输周

期。这样做的好处是，由于各数据信号都会有一个逻辑电平保持周期，即使发送时不同步，在DQS上下沿时都

处于保持周期中，此时数据接收触发的准确性无疑是最高的。

3.3写入延迟

在上面的DQS写入时序图中，可以发现写入延迟已经不是0了，在发出写入命令后，DQS与写入数据要

等一段时间才会送达。这个周期被称为DQS相对于写入命令的延迟时间（tDQSS，WRITECommandtothefirst

correspondingrisingedgeofDQS），对于这个时间大家应该很好理解了。

为什么要有这样的延迟设计呢？原因也在于同步，毕竟一个时钟周期两次传送，需要很高的控制精度，它

必须要等接收方做好充分的准备才行。tDQSS是DDR内存写入操作的一个重要参数，太短的话恐怕接受有误，

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太长则会造成总线空闲。tDQSS最短不能小于0.75个时钟周期，最长不能超过1.25个时钟周期。有人可能会说，

如果这样，DQS不就与芯片内的时钟不同步了吗？对，正常情况下，tDQSS是一个时钟周期，但写入时接受方

的时钟只用来控制命令信号的同步，而数据的接受则完全依靠DQS进行同步，所以DQS与时钟不同步也无所谓。

不过，tDQSS产生了一个不利影响——读后写操作延迟的增加，如果CL=2.5，还要在tDQSS基础上加入半个

时钟周期，因为命令都要在CK的上升沿发出。



（上图可点击放大）

当CL=2.5时，读后写的延迟将为tDQSS+0.5个时钟周期（图中BL=2）

另外，DDR内存的数据真正写入由于要经过更多步骤的处理，所以写回时间（tWR）也明显延长，一般在

3个时钟周期左右，而在DDR-Ⅱ规范中更是将tWR列为模式寄存器的一项，可见它的重要性。



3.4突发长度与写入掩码

在DDRSDRAM中，突发长度只有2、4、8三种选择，没有了随机存取的操作（突发长度为1）和全页式

突发。这是为什么呢？因为L-Bank一次就存取两倍于芯片位宽的数据，所以芯片至少也要进行两次传输才可以，

否则内部多出来的数据怎么处理？而全页式突发事实证明在PC内存中是很难用得上的，所以被取消也不希奇。

但是，突发长度的定义也与SDRAM的不一样了（见本章节最前那幅DDR简示图），它不再指所连续寻址

的存储单元数量，而是指连续的传输周期数，每次是一个芯片位宽的数据。对于突发写入，如果其中有不想存入

的数据，仍可以运用DM信号进行屏蔽。DM信号和数据信号同时发出，接收方在DQS的上升与下降沿来判断

DM的状态，如果DM为高电平，那么之前从DQS中部选取的数据就被屏蔽了。有人可能会觉得，DM是输入信

号，意味着芯片不能发出DM信号给北桥作为屏蔽读取数据的参考。其实，该读哪个数据也是由北桥芯片决定的，

所以芯片也无需参与北桥的工作，哪个数据是有用的就留给北桥自己去选吧。

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3.5延迟锁定回路（DLL）

DDRSDRAM对时钟的精确性有着很高的要求，而DDRSDRAM有两个时钟，一个是外部的总线时钟，一

个是内部的工作时钟，在理论上DDRSDRAM这两个时钟应该是同步的，但由于种种原因，如温度、电压波动

而产生延迟使两者很难同步，更何况时钟频率本身也有不稳定的情况（SDRAM也有内部时钟，不过因为它的工

作/传输频率较低，所以内外同步问题并不突出）。DDRSDRAM的tAC就是因为内部时钟与外部时钟有偏差而

引起的，它很可能造成因数据不同步而产生错误的恶果。实际上，不同步就是一种正/负延迟，如果延迟不可避免，

那么若是设定一个延迟值，如一个时钟周期，那么内外时钟的上升与下降沿还是同步的。鉴于外部时钟周期也不

会绝对统一，所以需要根据外部时钟动态修正内部时钟的延迟来实现与外部时钟的同步，这就是DLL的任务。

DLL不同于主板上的PLL，它不涉及频率与电压转换，而是生成一个延迟量给内部时钟。目前DLL有两种

实现方法，一个是时钟频率测量法（CFM，ClockFrequencyMeasurement），一个是时钟比较法（CC，Clock

Comparator）。CFM是测量外部时钟的频率周期，然后以此周期为延迟值控制内部时钟，这样内外时钟正好就

相差了一个时钟周期，从而实现同步。DLL就这样反复测量反复控制延迟值，使内部时钟与外部时钟保持同步。

CC的方法则是比较内外部时钟的长短，如果内部时钟周期短了，就将所少的延迟加到下一个内部时钟周期

里，然后再与外部时钟做比较，若是内部时钟周期长了，就将多出的延迟从下一个内部时钟中刨除，如此往复，

最终使内外时钟同步。



CFM式DLL工作示意图

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CC式DLL工作示意图

CFM与CC各有优缺点，CFM的校正速度快，仅用两个时钟周期，但容易受到噪音干扰，并且如果测量失

误，则内部的延迟就永远错下去了。CC的优点则是更稳定可靠，如果比较失败，延迟受影响的只是一个数据（而

且不会太严重），不会涉及到后面的延迟修正，但它的修正时间要比CFM长。DLL功能在DDRSDRAM中可以

被禁止，但仅限于除错与评估操作，正常工作状态是自动有效的。



4DDR-Ⅱ与DDR-Ⅲ

DDR-Ⅱ相对于DDR的主要改进如下：

DDR-Ⅱ与目前的DDR对比表

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由于DDR-Ⅱ相对DDR-I的设计变动并不大，因此很多操作就不在此详细介绍了，本文重点阐述DDR-Ⅱ的

一些重要变化。

4.1DDR-Ⅱ内存结构

DDR-Ⅱ内存的预取设计是4bit，通过DDR的讲述，大家现在应该知道其含义。

上文已经说过，SDRAM有两个时钟，一个是内部时钟，一个是外部时钟。在SDRAM与DDR时代，这两

个时钟频率是相同的，但在DDR-Ⅱ内存中，内部时钟变成了外部时钟的一半。以DDR-Ⅱ400为例，数据传输

频率为400MHz（对于每个数据引脚，则是400Mbps/pin），外部时钟频率为200MHz，内部时钟频率为100MHz。

因为内部一次传输的数据就可供外部接口传输4次，虽然以DDR方式传输，但数据传输频率的基准——外部时

钟频率仍要是内部时钟的两倍才行。就如RDRAMPC800一样，其内部时钟频率也为100MHz，是传输频率的

1/8。

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DDR-Ⅱ、DDR与SDRAM的操作时钟比较

所以，当预取容量超过接口一次DDR的传输量时，内部时钟必须降低（除非数据传输不是DDR方式，而

是一个时钟周期4次）。如果内部时钟也达到200MHz，那外部时钟也要达到400MHz，这会使成本有大幅度提

高。因此，DDR-Ⅱ虽然实现了4-bit预取，但在实际效能上，与DDR是一样的。在上面那幅比较图中，可以看

出厂商们的一种误导，它虽然表示出在相同的核心频率下，DDR-Ⅱ达到了两倍于DDR的的带宽，但前提是DDR-

Ⅱ的外部时钟频率也是DDR和SDRAM的两倍。在DDR的时钟频率已经达到166/200MHz的今天，再用100MHz

去比较，显然意义不大。这点也请大家们注意识别，上图更多的是说明DDR-Ⅱ内外时钟的差异。毕竟内部时钟

由外部决定，所以外部时钟才是比较的根本基准。

总之，现在大家要明确认识，在外部时钟频率相同的情况下，DDR-Ⅱ与DDR的带宽一样。

4.2DDR-Ⅱ的新操作与新时序设计

1、片外驱动调校（OCD，Off-ChipDriver）

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DDR-Ⅱ内存在开机时也会有初始化过程，同时在EMRS中加入了新设置选项，由于大同小异，在此就不

多说了。在EMRS阶段，DDR-Ⅱ加入了可选的OCD功能。OCD的主要用意在于调整I/O接口端的电压，来补

偿上拉与下拉电阻值。目的是让DQS与DQ数据信号之间的偏差降低到最小。调校期间，分别测试DQS高电平

/DQ高电平，与DQS低电平/DQ高电平时的同步情况，如果不满足要求，则通过设定突发长度的地址线来传送

上拉/下拉电阻等级（加一档或减一档），直到测试合格才退出OCD操作。



OCD的作用在于调整DQS与DQ之间的同步，以确保信号的完整与可靠性

不过，据一些厂商的技术人员介绍，一般情况下有DQS#（差分DQS时）就基本可以保证同步的准确性，

而且OCD的调整对其他操作也有一定影响，因此在普通台式机上不需要用OCD功能，它一般只会出现在高端

产品中，如对数据完整性非常敏感的服务器等。

2、片内终结（ODT，On-DieTermination）

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所谓的终结，就是让信号被电路的终端被吸收掉，而不会在电路上形成反射，造成对后面信号的影响。在

DDR时代，控制与数据信号的终结在主板上完成，每块DDR主板在DIMM槽的旁边都会有一个终结电压岛的设

计，它主要由一排终结电阻构成。长期以来，这个电压岛一直是DDR主板设计上的一个难点。而ODT的出现，

则将这个难点消灭了。

顾名思义，ODT就是将终结电阻移植到了芯片内部，主板上不在有终结电路。ODT的功能与禁止由北桥芯

片控制，ODT所终结的信号包括DQS、RDQS（为8bit位宽芯片增设的专用DQS读取信号，主要用来简化一

个模组中同时使用4与8bit位宽芯片时的控制设计）、DQ、DM等。需要不需要该芯片进行终结由北桥控制。

那么具体的终结操作如果实现呢？首先要确定系统中有几条模组，并因此来决定终结的等效电阻值，有150和

75Ω两档，这一切由北桥在开机进行EMRS时进行设置。



在向内存写入时，如果只有一条DIMM，那么这条DIMM就自己进行终结，终结电阻等效为150Ω。如果

为两条DIMM，一条工作时，另一条负责终结，但等效电阻为75Ω



在从内存读出时，终结操作也将在北桥内进行，如果有两条DIMM，不工作的那一条将会终结信号在另一

方向的余波，等效电阻也因DIMM的数量而有两种设置

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（上图可点击放大）

两个DIMM在交错工作中的ODT情况，第一个模组工作时，第二个模组进行终结操作，等第二个模组工作

时，第一个模组进行终结操作

现在我们应该基本了解了ODT的功能，它在很大程度上减少了内存芯片在读取时的I/O功率消耗，并简化

了主板的设计，降低了主板成本。而且ODT也要比主板终结更及时有效，从而也成为了提高信号质量的重要功

能，这有助于降低日后DDR-Ⅱ进一步提速的难度。但是，由于为了确保信号的有效终结，终结操作期将会比数

据传输期稍长，从而多占用一个时钟周期的时间而造成总线空闲。不过，有些厂商的技术人员称，通过精确设置

tDQSS，可以避免出现总线空闲。

3、前置CAS、附加潜伏期与写入潜伏期

前置CAS（PostedCAS）是为了解决DDR内存中指令冲突而设计的功能。它允许CAS信号紧随RAS发

送，相对于以往的DDR等于将CAS前置了。这样，地址线可以立刻空出来，便于后面的行有效命令发出，避免

造成命令冲突而被迫延后的情况发生，但读/写操作并没有因此而提前，仍有要保证有足够的延迟/潜伏期，为此，

DDR-Ⅱ引入了附加潜伏期的概念（AL，AdditiveLatency），与CL一样，单位为时钟周期数。AL+CL被定义为

读取潜伏期（RL，ReadLatency），相应的，DDR-Ⅱ还对写入潜伏期（WL，WriteLatency）制定了标准，WL

是指从写入命令发出到第一笔数据输入的潜伏期，不要将它和tDQSS弄混了，后者是指DQS而不是数据。按规

定，WL=RL-1，即AL+CL-1。

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（上图可点击放大）

在没有前置CAS功能时，对其他L-Bank的寻址操作可能会因当前行的CAS命令占用地址线而延后，并使

数据I/O总线出现空闲，当使用前置CAS后，消除了命令冲突并使数据I/O总线的利率提高。



设置Posted-CAS后，必须附加潜伏期以保证应有延迟，此时读取潜伏期（RL）就等于AL+CL，从中可以

看出AL的值为CL+tRCD-1

DDR-Ⅱ中CL最低值为3，最高为5，并且不再有x.5的设计，而AL值则为0-4。当AL设为0时，前置

CAS无效，即为传统DDR模式的操作。不过前置CAS在解决命令冲突的时间也带来了新的问题——在背靠背

式读取时，仍将经过AL+CL的潜伏期才能读取数据，比传统的只有CL相比，读取的延迟反而增加了。因此，

AL=0是默认设置，只有在那些读写命令非常频繁的操作场合，才建议启动前置CAS功能（如服务器等），对于

台式机用户，前置CAS的优点不足以抵消其带来的不利影响。

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由于有了AL，在同一行中进行再读取时，在CL的基础上仍将增加AL造成的延迟，从而影响了性能

4.3DDR-Ⅱ未来发展与DDR-Ⅲ

1、DDR-Ⅱ的发展计划

虽然目前多家厂商都推出了DDR-Ⅱ内存芯片，但从DDR官方组织JEDEC方面得到的信息表明，2004

年才会是DDR-Ⅱ普通的阶段。而由于三星、南亚与Micron公司的大力推广，这期间JEDEC很可能会接受

DDR-400标准，目前的争执主要在于能否在DDR-I的体系下保证DDR-400的可靠性。对此（成为JEDEC正式

标准），三星与南亚公司都表示了很强的信心。其实，从规范上看，DDR-II可以支持到DDR-800。

DDR-400应该会获得认可，毕竟市场上是有需要的，而让市场去等一年的时间迎接DDR-Ⅱ400似乎并不

现实。不过，多通道技术在DDR领域里的普及，可能也会改变JEDEC对认证DDR-400的想法，但关键要看多

通道的性价比能不能填补这一空档，否则DDR-400就是一个最佳的选择（在完整/进阶版完稿之后又传来了Intel

准备支持DDR-400的消息，可见DDR-400的前途）。



三星公司展示的DDR-333（下）与DDR-400（上）内存模组

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三星是DDR-400的主推厂商，但请注意DDR-400的电压变化，它可能是引起兼容性问题的根源之一

也由于多通道的出现，市场上对DDR-Ⅱ的渴望也并不大，毕竟它与同频的DDR-I内存的带宽一样。而从

上文可以看出，DDR-Ⅱ相对于DDR-I的不同设计很多都集中在了如何在更高的工作（时钟）频率下保证数据的

可靠。只有当DDR-Ⅱ依靠自身的特有功能与设计来获得更高的时钟频率时，再配合多通道，才会真正拉开与

DDR-I的距离，那时也就是DDR-Ⅱ普及的开始。但笔者预测DDR-Ⅱ400将像DDR-200一样，注定是一个一

出生就过时的标准，DDR-Ⅱ至少要从533开始流行。不过在目前情况下，我们还不必太在意DDR-Ⅱ的进展情

况，说句实话，它离我们还很远。今天的介绍只是让大家对其有一个大概的了解。

DDR-Ⅱ内存图赏



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Micron公司的DDR-Ⅱ533内存与DDR-Ⅱ分析/检测卡，它用来分析DDR-Ⅱ内存的工作情况，并依此对

内存的内部设计进行改进，值得注意的是系统平台用的是令人怀念的Micron自己的芯片组



三星公司展示的DDR-Ⅱ533内存模组，模组标准为PC4300，相应的，如果是DDR-Ⅱ400将是PC3200

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Elpida公司的DDR-Ⅱ内存模组，银光闪闪的CSP封装显得与众不同

2、DDR-Ⅱ时代的封装技术

可以肯定的是TSOP-II将在DDR-Ⅱ时代彻底退出内存封装市场。并且将会出现改良型的CSP——WLP

（WaferLevelPackaging，晶圆级封装），它是比CSP更为贴近芯片尺寸的封装方法，由于在晶圆上就做好了

封装布线，因此在可靠性方面达到了更高的水平。不过，外在的模样仍与现在的CSP封装差不多，WLP更多的

改进是在其内部。

另外值得一提的是为了应付更高容量的需求而采用的SiP封装技术，它是System-in-a-Package的缩写，

有时又称之为StackedPakage，可以看作是一种集成封装技术。它将多枚内存芯片核心堆叠在一起，然后统一

封装成一颗芯片，在有限的面积内通过充分利用空间达到容量倍增的目的。SiP并不是内存中专用的封装技术，

原来是用于多种不同功能的芯片统一封装（如一颗嵌入式CPU+DRAM芯片）。



（上图可点击放大）

目前的SiP技术可以在CSP的基础上最多堆叠4枚内存芯片

3、DDR-Ⅲ简介

DDR-Ⅲ的设计始于2001年5月，目前只有一个大概的规格。按照JEDEC的计划，DDR-Ⅲ将在2007年

正式出台，数据传输率至少从667MHz开始，预取数据容量大于4bit（很可能采用RDRAM那样的8bit设计），

而且工作电压比1.8V更低，寄生干扰也将进一步减少。显然，它离我们更是遥远，还不到谈论它还的时候，要

知道半导体技术日新月异，DDR-Ⅲ完全有可能因此而中途改变设计。

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5内存模组

5.1内存模组的分类

内存模组是内存在PC系统中的最终体现形式，所以在最后，我们来简要谈谈内存模的类型和未来的发展

情况。不过，本章节只介绍DIMM，而不涉及RIMM（其实两者的很多概念是相通的）。目前经常见到的模组主

要有五种：

1、UnbufferedDIMM：无缓冲型模组，这是我们平时所用到的标准DIMM，分有ECC和无ECC两种，简称

Unb-DIMM。

2、RegusteredDIMM：寄存型模组，这是高端服务器所使用的DIMM，分有ECC和无ECC两种，但市场上几

乎都是ECC的，简称Reg-DIMM。

3、SO-DIMM：SmallOutlineDIMM，小外型DIMM，笔记本电脑中所使用的DIMM，分ECC和无ECC两种，

DDR-Ⅱ时代仅有无ECC的型号。

4、Micro-DIMM：微型DIMM，供小型笔记本电脑或手持式设备使用的DIMM。

5、Mini-DIMM：DDR-Ⅱ时代新出现的模组类型，它是RegusteredDIMM的缩小版本，用于刀片式服务器等对

体积要求苛刻的高端领域。

各类型内存DIMM对比表





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三星公司DDR-333标准的SO-DIMM，容量高达512MB

5.2未来模组的技术发展

本文将重点讲一下Unb与Reg-DIMM，和未来模组技术的发展

一、Unb与Reg-DIMM的区别

Unb与Reg-DIMM的最大区别在于模组上有无寄存器。在高容量模组上，内存芯片数量很多，而且在需要

大容量内存的工作场合，内存模组的安插数量也是很多的，这使命令与寻址信号的稳定性受到了严峻考验。很多

芯片组的资料中都说明只有使用Reg-DIMM才能达到标称的最高内存容量，从这点就能猜到寄存器的作用——稳

定命令/地址信号，隔离外部干扰。



Reg-DIMM工作示意图，命令与地址信号通过寄存器中继传输至内存芯片

在工作时，命令地址信号会先送入寄存器进行“净化”并进入锁存状态，然后再发送至内存芯片，芯片中的数据

则不经过寄存器而直接传向北桥。由于要经过中继传输，所以内存操作的时序也会因此而增加一个时钟周期，这

是它所带来的一个弊端，但在高端应用中，内存系统的稳定可靠的重要性远在性能之上，所以Reg-DIMM一般只

用于高端市场，并且需要芯片组的支持才行（主要是Reg所引起的时序变化）。而在高端设备中，ECC基本都

是必须的，因此市场上的Reg-DIMM也都无一例外的是ECC型模组，虽然也有无ECC的Reg-DIMM设计标准。

另外，为了保证内存工作时钟的稳定，Reg-DIMM上还要有一颗PLL对时钟信号对主板发来的时钟信号进

行跟踪/锁定。在SDRAM时代，这并不是必须的设计，但到了DDR时代，由于对时钟的敏感性，PLL成为了必

备元件。



DDR内存模组的结构图，寄存器与PLL是它相对于Unb-DIMM的最大不同

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现在再回头看看Unb-DIMM，就很明白了。它关键就少了寄存器，但为什么不称之为Unregistered-DIMM

呢？其实，Buffered与Registered是Reg-DIMM的两种工作模式，前者在Reg-DIMM上并不常用，它是以时钟

异步方式工作的，输出信号的再驱动不与时钟同步，Registered模式下输入信号的再驱动则与时钟同步。显然，

Buffered模式下的性能要更低一些。不过，从原理上讲Registered模式也是一种缓冲操作，只是与时钟同步而

已。在SDRAM的Reg-DIMM上，Buffered与Registered模式通过REGE信号控制，但到了DDRSDRAM-DIMM

时代，可能由于性能的原因Buffered模式被取消了。

在Unb-DIMM上，没有寄存器也就没了这个Buffer，但它仍可具备ECC功能。这里需要强调的是，ECC

与Registered是两码事，前者是在逻辑上保证数据的安全，后者是在物理上保证内存系统的稳定工作。





德国Infineon公司推出的容量高达2GB的PC2100Reg-DIMM

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二、DIMM引脚的基本设计

讲完Unb-DIMM与Reg-DIMM的不同之后，现在我们来看看DIMM引脚上的不同。其实，从内存芯片的引

脚上就能推断出一些DIMM的引脚，因为芯片最终要通过DIMM来与主板打交道的。

首先，DIMM肯定要有64个引脚用来数据的传输，而且要有Ax地址线、L-Bank地址线、片选、数据掩码、

电源、RAS、CAS……等信号，另外，ECC型与Reg型DIMM要有额外的标定引脚，下面我就以SDRAM和

DDRSDRAM为例，分Unb-DIMM和Reg-DIMM来介绍一下DIMM都包含有哪些的引脚。



（上图可点击放大）

从上面的引脚信号列表中，大家应该能了解到DIMM的大体情况了。其中很多信号定义是不是非常熟悉？

从中可以看到，在DDRSDRAM时代已经为8个L-Bank做好了准备，但业界显然没有利用到它，不光是内存厂

商，DDR芯片组中似乎没有支持8个L-Bank的设计。还有就是CS信号，从SDRAM到DDR，都有4个CS

的设计，但目前的DIMM还都是双P-Bank的设计，不同的是，SDRAM-DIMM上，4个CS是必须的，两个CS

对应一个P-Bank芯片集，但到了DDR时代，可能是技术与工艺的进步，一个CS就控制了一个P-Bank。总之，

当我们了解了芯片的引脚设计后，对DIMM的引脚组成也就不再陌生。有兴趣的读者，可以自行深入研究。

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三、QBM型DIMM

之所以在前文没有介绍四倍带宽内存（QBM，QuadBandMemory），就是因为不是针对芯片的技术，而

针对DIMM的技术。它诞生于DDR时代，是Kentron公司为了解决DDR带宽提供困难而提出的设计方案。主

要的思路就是让DIMM上的两个P-Bank交错工作，而交错的时钟周期为原始时钟的1/4，即相位相差90度。

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（上图可点击放大）

QBM的工作时序图，第二个P-Bank的工作时钟与第一个P-Bank相差90度（1/4周期），这样在第一个

P-Bank时钟的高/低电平中部就是第二个P-Bank的触发点，两者都是DDR传输，从而在一个时钟周期内完成4

次数据触发，实现四倍带宽

为了控制两个P-Bank中同一位置的芯片交错工作，模组上要为每组芯片（在QBM模组上，一个P-Bank

位于一侧，两个P-Bank中位置相对的芯片为一组）设置一个开关，以控制不同P-Bank间的通断。并且还要为

延迟1/4周期的P-Bank提供一个PLL以保证相位差的准确性。

QBM的设计是非常巧妙的，经过对现有的DDR模组的改装，配合新的芯片组即可将带宽提高一倍，有点

类似于32bitRIMM，在一个模组上实现了双通道的功能，只是QBM不是双通道并发，而是双通道交错，通过更

高的传输频率实现高带宽。但是新增加的开关与PLL元件将增加一定的成本，不过与其所能提供的带宽相比，还

是比较划算的。



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（上图可点击放大）

Kentron公司给出的QBM与其他内存方案的成本比较表，从中可以看出QBM有较高的性价比

但是，开关元件的同步性对于QBM是个考验，时钟频率越高，对开关的控制精度就越高。目前，有不少大

牌的模组厂商（如Infineon）都在论证QBM的可行性与可靠性，据部分厂商透露，在使用DDR-333或之前标准

时，QBM的表现良好，但到了DDR-400，QBM的可靠性就会降低，如果克服这一个问题，那么延迟又会大幅

提高。所以，QBM目前的可行标准是QBM533（DDR-266）和QBM667（DDR-333）。VIA在P4X800中将要

支持的标准也是QBM533，虽然不能使用DDR-400，但它的5.4GB/s带宽（QBM667）在目前仍是无敌的。

不过，由于QBM是针对模组的技术，所以理论上QBM可适用于任何DIMM，包括SDRAM和DDR-Ⅱ的

DIMM，Kentron也有此计划研制QBM型DDR-ⅡDIMM，以保持QBM的生命力。另外，Kentron已将QBM

标准上报JEDEC审批，目前还不知能否通过。很多模组厂商也都在观望，毕竟QBM转产是很容易的，就看市

场情况了。所以，QBM虽然设计巧妙，但得到的支持并不强劲，以Kentron及QBM联盟的生产能力，显然不足

以完成普及任务，一切就看P4X800的市场效果了。

三、模组的堆叠装配

当内存芯片容量无法迅速提高的时候，高容量模组如何设计就体现了厂商间的真正实力，由于高容量模组

针对的是高端应用市场，所以谁能在容量上有所突破就意味着滚滚商机。就模组而言，芯片基本是固定的，所以

芯片堆叠装配（StackAssembly）技术就是增加容量的首选。

这方面除了Elpida、Kentron、Kingston等公司较早以前提出的TCP、FEMMA、EPOC等堆叠形式外（已

有多篇文章介绍过，在此不再重复），著名的封装技术开发商Tessera公司（它在1990年因研制出CSP封装

而闻名于世）近期宣布了他们的4枚芯片堆叠装配的模组技术（TCP与EPOC都是两芯片堆叠）——μZPackage，

当然，芯片本身的封装也要有相应的调整。而Infineon公司也推出了普通TSOP-II技术的双芯片堆叠装配技术。

显然，模组厂商都想利用有限的空间（毕竟在主板上插槽之间的距离是有限的）尽量提高装配容量，若再配合

SiP封装形式的内存芯片，DIMM的扩容就如虎添翼了。



Infineon的采用TSOP-II堆叠封装的模组，容量高达2GB

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Tessera公司为高容量模组开发的4枚芯片堆叠装配技术μZPackage



结束

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