基本上每个要设计S3C6410板子的客户都问了很多关于6410PCB设计的工艺和层数建议等。今天我就把6410设计的工艺写一下。
S3C6410截止到今天我们工作室设计了不少于50个案子。
今天就把每一个工艺要求都分析一下。
6410?CPU的引脚间距是0.5MM的。
目前主要是采用了以下3个工艺设计比较多。
1、采用6层或者8层的通孔设计。
2、采用6层的盲孔埋孔工艺设计。
3、采用8层的盲孔埋孔工艺设计。（推荐）
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分析以下以上三种工艺优缺点
1、因为6410引脚间距是0.5MM的，采用通孔设计只能用6/14MIL的过孔设计，按照目前大陆的PCB生产厂家来说6MIL内径的通孔工艺几乎没有厂家能做，台湾和国外有厂家能做，大陆就非常麻烦了。就算有的厂家能打样几片样品，也是不愿意批量生产。报废率太高。所以我不建议用这个工艺设计。
2、采用6层盲孔埋孔工艺设计（1-2层4/8盲孔?，2-5层8/16埋孔，5-6层4/8盲孔），早期有不少开发板厂家想为了降低成本采用这个工艺设计，不想采用8层设计。实际上跟8层设计的成本出入很小。?因为6410的管脚是0.5MM的采用6层设计的话最小线宽/线距只能做到3.5MIL，因为采用6层设计两个焊盘之间要拉出一条线。这条线在CPU下只能线宽线距是3.5MIL了。国内很多厂家最小线宽线距只能做到4MIL。当然跟我们工作室合作的厂家都能做到3MIL的线宽线距，不过费用还是要增加了。?另外采用6层最大的缺陷是顶层底层都要走很多线，DDR部分的线也需要走到顶层和底层。这个就没办法做阻抗匹配了。
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6层工艺设计板子(两个焊盘之间要拉出一条3MIL线宽和3MIL间距的走线)。
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8层工艺设计板子（两个焊盘之间就不用拉线出来了）。
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3、建议采用3。8层盲孔埋孔工艺设计（1-2层4/8盲孔?，2-7层8/16埋孔，7-8层4/8盲孔），顶层和底层尽量少走线，就算要走线也只能走些不重要的线。采用这个工艺最小线宽线距是4MIL。一般厂家都能做，而且对整个板子的稳定性和性能都比用6层好，DDR部分可以严格按照需要的单端50R?和差分100R做阻抗匹配。采用2的话用6层设计DDR部分有走线在顶层和底层。就没办法做阻抗了，没有平面参考。
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2和3成本都差不多，大家看了应该理解了。想采用哪个工艺设计自己选了。
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给我们设计的6410板子，如果没有特殊说明，默认是采用第3进行设计。
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?????????????夜猫PCB工作室?
??????????????????????????????????2011.9.30
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