3.6.3计数器
计数器是数字电路和计算机中广泛应用的一种逻辑部件，可累计输入脉冲的个数，可用于计数、定时、分频等功能。
1.功能：对输入的时钟脉冲进行计数。
2.分类：
(1)按计数器数码的变化规律：加法计数器、减法计数器、可逆计数器；
(2)按计数脉冲引入方式：异步计数器、同步计数器；
(3)按计数制：二进制计数器、十进制计数器、N进制计数器。
3.参数：
模：一个工作循环包含的状态数。也称为进制。
一．二进制计数器
模为二的整数次幂。按二进制的规律累计脉冲个数，它也是构成其它进制计数器的基础。要构成n位二进制计数器，需用n个具有计数功能的触发器。
下面以四位二进制加法计数器为例，研究分析方法。而减法和可逆计数器只作一般介绍。
（一）同步二进制加法计数器
1．同步计数器：计数脉冲同时接到各位触发器，各触发器状态的变换与计数脉冲同步。
同步计数器由于各触发器同步翻转，因此工作速度快。但接线较复杂。
2．同步计数器组成原则:
根据翻转条件，确定触发器级间连接方式—找出J、K输入端的联接方式。
图13
3．原理：根据二进制加法运算规则可知：在多位二进制数末位加1，若第i位以下皆为1时，则第i位应翻转。
第（1）步：驱动方程，输出方程
第（2）步：状态方程
第（3）步：状态转换表
表3状态转换表
；；
；；
第（4）步：状态转换图
图14
第（5）步：时序图
图15
应用：分频器。Q0为2分频;Q1为4分频；Q2为8分频；Q3和C为16分频。
【例4】由JK触发器组成的同步二进制计数器如图16所示，试分析该电路的逻辑功能。
图16
解：（1）组成。该电路由于CP端连在一起，同时接受CP脉冲，是同步时序逻辑电路。
（2）确定驱动方程：
（3）列出触发器的状态方程：
(4)列出状态转换功能表（表4）。设定初态，求次态，图17给出了时序图。是触发器传输延时时间。
表4状态转换功能表
CP C 0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15 0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1 0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1 0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1 0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1 0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
0 0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0 0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0 1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0 0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
图17
(5)状态转换图（略）。由状态转换功能表即可看出这是个四位二进制加法计数器。
4．4位同步二进制计数器74161
图184位同步二进制计数器74161
表5
输入 输出 0ХХХХХХХХ 0000 10ХХ↑ 110ХХХХХХ 保持 11Х0ХХХХХ 保持 1111↑ХХХХ 二进制加法计数 （a）
（b）
图19计数器74161功能表和逻辑符号
74LS161是四位二进制同步加法计数器，计数范围是0~15，具有异步清零、同步置数、保持和二进制加法计数等逻辑功能。图19中CR是异步清零控制端，LD是同步置数控制端，EP和ET是计数控制端，CP是上升沿有效的时钟脉冲输入端，D0~D3是并行数据输入端，Q0~Q3是计数输出端，C是进位输出端，且进位输出，它可以用来实现电路的级联扩展。
表中各控制输入端按优先级从高到低的次序排列依次为：、、、。由表可知，74LS161具有以下逻辑功能：
（1）异步清零：当时，计数器清零，与CP脉冲无关，所以称为异步清零；
（2）同步置数：当，时，CP脉冲上升沿到来时，并行输入数据被置入计数器，计数器输出为。由于脉冲发生在CP的上升沿时刻，故称为同步置数。
（3）保持：当，且时，计数器处于保持状态，输出不变。
（4）二进制加法计数：当，且时，计数器处于计数状态。随着CP脉冲上升沿的到来，计数器对CP脉冲进行二进制加法计数，每来一个CP脉冲，计数值加1.当计数值达到15时，即时，进位输出。
用74LS161构成任意进制加法加法计数器的方法
（1）反馈清零法：只要在异步清零输入端加一低电平，使，74LS161的输出会立即从当时那个状态回到0000状态。清零信号消失后，74LS161又开始从0000开始计数。图20（a）是一个用反馈清零法构成的9进制计数器。由图可知，74LS161从0000开始计数，当第9个脉冲上升沿到来时，输出为，通过与非门，反馈给一个清零信号，立即使输出，，计数器又重新开始从0000开始新的计数周期。这样就跳过了1001~1111七个状态构成9进制计数器。需要说明的是：电路是在进入1001状态后，才立即被置成0000状态的，即1001状态会在极短的瞬间出现。因此，在主循环状态图中用虚线表示。
(a)逻辑电路图
(b)主循环状态图
图20用反馈清零法将74LS161接成九进制计数器
（2）反馈置数法：在计数过程中，可以将其输出的任一状态通过译码，产生一个预置信号反馈至预置输入端，使，在下一个脉冲CP作用后，计数器就把预置输入端的数据预置到计数器，预置信号消失后，计数器就从被预置的状态开始重新计数。图21就是用反馈置数法，用74LS161构成的九进制计数器。在电路中，把输出的状态经译码产生预置信号0，反馈给预置端，在下一个脉冲CP的上升沿到来时，置入0000状态。
(a)逻辑电路图
（b）主循环状态图
图21用反馈置数法将74LS161接成九进制计数器
【例5】（2005）某时序电路的状态图如图22所示，说明其为（）
图22
A.五进制计数器；
B.六进制计数器；
C.环形计数器；
D.移位寄存器；
答案是A
从图可见有000→001共5个状态，001状态时，电路输出为1，其余状态输出为0，因此是5进制计数器。
【例6】（2008）计数器74LS161构成电路如图23所示，该电路的逻辑功能是（）。
A.同步196进制计数器；
B.同步195进制计数器；
C.同步200进制计数器；
D.同步96进制计数器；
图23
解：第一片构成1010~1111，构成6进制计数器；第二片构成0000~1111，构成16进制计数器；实现了同步96进制计数器，所以答案是D.
【例7】（2011）74LS161的功能如表6所示，图24所示电路的分频比（即Y与CP的频率之比）为（）。
A.1:63；
B.1:60；
C.1:96；
D.1:256；
图24
表6
工作状态 Х
↑
Х
Х
↑ 0
1
1
1
1 Х
0
1
1
1 Х
Х
0
Х
1 Х
Х
1
0
1 置零
预置数
保持
保持(但C=0)
计数 答案是A
解题过程：根据表6和图24可得，当74LS161（1）的进位输出C输出高电平1时，对进行置数，置入1001，所以74LS161（1）计数有1001~1111共有7个状态，为七进制计数器；当74LS161（2）对进行置数时置入0111，所以74LS161（2）计数有0111~1111共9个状态，为九进制计数器；两级串联构成进制计数器，因此进位输出Y的频率为CP频率的，所以答案为A。
二．异步二进制加法计数器
异步计数器：计数脉冲C不是同时加到各位触发器。最低位触发器由计数脉冲触发翻转，其他各位触发器有时需由相邻低位触发器输出的进位脉冲来触发，因此各位触发器状态变换的时间先后不一，只有在前级触发器翻转后,后级触发器才能翻转。异步二进制加法计数器线路联接简单。各触发器是逐级翻转，因而工作速度较慢。
图25异步二进制加法计数器
【例8】由D触发器组成的异步二进制计数器如图26所示，试分析该电路的逻辑功能。
图26
解：（1）组成：该电路由3个D触发器（上升沿触发）组成。电路的CP仅加在触发器FF0的脉冲输入端（CP上升沿触发），FF1和FF2的时钟脉冲输入分别接和（FF1和FF2由和的上升沿触发）。因此该电路是异步时序逻辑电路。
（2）确定状态方程
由于该电路是异步时序逻辑电路，各触发器的时钟脉冲不同时到达。
（3）根据状态方程可画出时序波形图，如图27所示。
图27
（4）状态转换图，如图28所示。
图28
（5）由状态转换功能表即可看出这是个三位二进制加法计数器。
【例9】由D触发器组成的电路如图29所示，该电路的逻辑功能是（）。
A．同步二进制加法计数器；
B．同步二进制减法计数器；
C．异步二进制减法计数器；
D．异步二进制加法计数器；
图29
答案是D
解：（1）组成：该电路由3个D触发器构成，CP没有接到所有触发器的时钟端，因此是异步时序逻辑电路。
（2）状态方程为：
（3）根据状态方程可画出时序波形图，如图30所示。
图30
（4）状态转换图，如图31所示。
图31
【例10】由JK触发器组成的电路如图32所示，该触发器的初值都为0，经分析可知该电路是一个（）。
A．同步二进制加法计数器；
B．同步四进制减法计数器；
C．同步三进制计数器；
D．同步三进制减法计数器；
图32
答案是D
解：（1）组成：该电路由2个D触发器构成，CP接到所有触发器的时钟端，因此是同步时序逻辑电路。
（2）状态方程为：
（3）状态转换图，如图33所示。
图33状态图
提示：触发器初始状态为00，即，根据JK触发器的输入输出真值表关系，在同步脉冲的作用下，按上述三种状态变化，根据变化情况可知是三进制减法计数器。
|
|
