第一节触发器一、基本RS触发器二、同步RS触发器和D锁存器第二节计数器一、计数器的功能和分类二、异步计数器三、同步计数器
2．同步十进制计数器若在同步二进制计数器的基础上，通过一定的方法跳过多余的无效状态后，也可构成同步十进制计数器。
同步十进制计数器的时序图和状态转换特性表与异步十进制计数器的完全相同。74HC161是一种可预置数的同步计数器
，在计数脉冲上升沿作用下进行加法计数，其主要功能如下：（1）清零（2）预置数（3）计数控制（4）
进位四、通用集成计数器图8-22所示是利用74HC161和一个与非门组成的六进制计数器。图8-2274HC1
61构成的六进制计数器当需要位数更多的计数器时，可按如图8-23所示电路进行级联。图8-2374HC16
1的级联电路第三节寄存器一、寄存器的功能和分类存放数码的逻辑部件称为寄存器。寄存器必须具有记忆单元——触发器，因
为触发器具有0和1两个稳定状态，所以一个触发器只能存放1位二进制数码，存放N位数码就应具备N个触发器。一般寄存器都是在时
钟脉冲的作用下把数据存放或送出触发器的，故寄存器还必须具有起控制作用的电路，以保证信号的接收和清除。寄存器按所具备的功能
不同可分为两大类：数码寄存器和移位寄存器。二、数码寄存器数码寄存器只具有接收数码和清除原有数码的功能。1．工
作原理图8-24是一个由4个D触发器构成的4位数码寄存器，在CP上升沿的作用下，将4位数码寄存到4个触发器中。图8-2
4数码寄存器2．集成数码寄存器将构成寄存器的各个触发器以及有关控制逻辑门集成在一个芯片上，就可以得到集成数码寄存器
。集成数码寄存器种类较多，常见的有两种：一种是由触发器构成的，另一种是由锁存器构成的。锁存器与触发器的区别是：
锁存器的时钟脉冲触发方式为电平触发，此时，时钟脉冲信号又称为使能信号，分高电平有效和低电平有效两种。当使能信号有效时，由锁存器组成
的寄存器，其输出跟随输入数码的变化而变化（相当于输入直接接到输出端）；当使能信号结束时，输出保持使能信号跳变时的状态不变，因此这一
类寄存器有时也称为“透明”寄存器。三、移位寄存器移位寄存器除具有存储数码的功能外，还具有使存储的数码移位的功能。
1．单向移位寄存器图8-25所示是用D触发器组成的单向移位寄存器。图8-25单向移位寄存器第八章
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基本RS触发器又称为RS锁存器，在各种触发器中，它的结构最简单，却是各种复杂结构触发器的基本组成部分。1．与非门组成的基本2
R触发器(1)电路组成图8-1基本RS触发器(2)．逻辑功能分析在基本RS触发器中，触发器的输出
不仅由触发信号来决定，而且当触发信号消失后，电路能依靠自身的正反馈作用，将输出状态保持下去，即具备记忆功能。==0或Q=0、
=1）当==1时，电路有两个稳定状态：Q=1、=0或Q=0、=1，我们把前者称为1状态或置位状态，把后
者称为0状态或复位状态。2）当=1、=0时，Q=1，=0，触发器被置成1状态。3）当
=0、=1时，=1，Q=0，触发器被置成0状态。4）当=0、=0时，Q==1，这是一种未
定义的状态，既不是1状态，也不是0状态，这种状态是不稳定的，我们称之为不定状态。分析１分析3分析４分析21001
11100111结论11SRQn+1Qn=0Qn+1=Qn=1Qn+1=QnQn=0Qn
=1RS、均为无效电平时，具有保持功能100011100011结论10SRQn+1Q
n=0Qn+1=0Qn=0Qn=10Qn=0Qn+1=011R为有效电平时，置０功能Ｒ称为置０端０
00１1１０00１11结论０１SRQn+1１Qn=0Qn=10Qn=１Qn+1=0
11Ｓ为有效电平时，置１功能Ｓ称为置１端Qn=１Qn+1=０１１０1１结论００SRQn+1
不定=１Qn+1Qn+1＝（3）逻辑功能的描述触发器在接收触发信号之前的原稳定状态称为初态，用Qn表示；触发器在接收触
发信号之后建立的新稳定状态叫做次态，用Qn+1表示。触发器的次态Qn+1是由触发信号和初态Qn的取值情况所决定的。
1）状态转换特性表含有状态变量的真值表叫做触发器的特性表。基本RS触发器的特性表如表8-1所示。表8-2为简化的特性表。
表8-1基本RS触发器状态转换特性表011100不定不定11
011110010
10100110000
01Qn+1Qn表8-2简化的RS触发器特性表表
Qn10不定111
00100
Qn+12）时序图（又称波形图）时序图是以波形图的方式来描述触发器的逻辑功能的。在图8-1a所示电路中，假设触发器的
初始状态为Q=0、=1，触发信号的波形已知，则根据上述逻辑关系可以画出Q和的波形，如图8-2所示。图8-2时序波
形图注：不讲波形画的过程基本RS触发器除了可用上述与非门组成外，也可以利用两个或非门来组成，其逻辑图和逻辑符号如图8-
3所示。图8-3或非门组成的基本RS触发器a）逻辑图b）逻辑符号2．或非门组成的基本RS触发器在这种基本R
S触发器中，触发输入端R、S在没有加触发信号时应处于低电平状态，当加有触发信号时为高电平（称为高电平有效）。其特性表见表8-3、时
序图如图8-4所示。图8-4或非门构成的RS触发器时序图表8-3或非门构成的RS触发器特性表Qn1
0不定000
11011Qn+1
RS1．同步RS触发器（1）电路组成同步RS触发器是同步触发器中最简单的一种，其逻辑图和
逻辑符号如图8-5所示。CP是时钟脉冲信号，高电平有效，即CP为高电平时，输出状态可以改变，CP为低电平时，触发器保持原状态不变。
Q和是互补输出端。图8-5同步RS触发器a）逻辑图b）逻辑符号（2）功能分析1）当CP=0时，触发器
保持原状态不变。2）当CP=1时，触发器将按基本RS触发器的规律发生变化。此时，同步RS触发器的状态转换特性表与表8-3
相同。（3）初始状态的预置在实际应用中，有时需要在时钟脉冲CP到来之前，预先将触发器设置成某种状态，为此，在同
步RS触发器电路中设置了直接置位端和直接复位端。其工作情况可用图8-6的波形图来描述。图8-6同步RS触发器时序波形图2．
同步D触发器同步D触发器又称为D锁存器，其逻辑图和逻辑符号如图8-7所示。图8-7同步D触发器a）逻辑图
b）逻辑符号ＤQn+1=ＣＰ＝１时功能三、边沿触发器1．边沿D触发器（1）逻辑符号边沿D触发器的逻辑符号
如图8-8所示。符号图中、端的小圆圈表示低电平有效。该触发器为CP上升沿触发（图中，CP端若有小圆圈表示触发器为CP下降
沿触发）。图8-8边沿D触发器的逻辑符号（2）工作特性此种触发器的状态只有在CP的上升沿到来时才可能改变，除
此之外，在CP的其它任何时刻，触发器都将保持状态不变，故把这种类型的触发器称为正边沿触发器或上升沿触发器。除上述正边沿触
发的D触发器之外，还有在时钟脉冲下降沿触发的负边沿D触发器，与正边沿D触发器相比较，只是触发器翻转时所对应的时钟脉冲CP的触发沿不
同，其所实现的逻辑功能均相同。（3）逻辑功能描述边沿D触发器在CP上升沿到来时的状态转换特性表如表8-4所示，表8-
5为D触发器简化的特性表。图8-9为D触发器的时序图。表8-4D触发器状态转换特性表表8-5D触发器简化特性表001
100011011↑↑↑↑Qn+1DQnCP图8-9D触发器
时序图0101↑↑Qn+1DCP（4）边沿D触发器的应用74HC74是一种集成正边
沿双D触发器，内含两个上升沿触发的D触发器。图8-10是利用74HC74构成的单按钮电子转换开关电路，该电路只利用一个按钮即可实现
电路的接通与断开。图8-1074HC74应用电路2．边沿JK触发器（1）边沿JK触发器的逻辑符号图8-11为J
K触发器的逻辑符号，其中图a为CP上升沿触发，图b为CP下降沿触发，除此之外，二者的逻辑功能完全相同，图中J、K为触发信号输入端。
图8-11边沿JK触发器a）上升沿触发型b）下降沿触发型（2）JK触发器的逻辑功能下降沿触发的JK触发器的逻
辑功能见表8-6，表8-7为JK触发器简化的功能表，时序图如图8-12所示。表8-6JK触发器功能表直接置1直接置
0保持保持置0置0置1置1翻转翻转1001001110
××01010101××××00000
1011010111101101
111111111111111×
×↓↓↓↓↓↓↓↓功能名称Qn+1QnJKCP表8-7J
K触发器简化功能表Qn0100011011Qn+1J
K图8-12JK触发器时序图（3）边沿JK触发器的应用74HC112内含两个下降沿JK触发器，图8-13a是
利用74HC112组成的二分频和四分频电路。分频是指电路输出信号的频率是输入信号频率的1/N（其中N为整数，即分频次数）
，也就是说输出信号的周期是输入信号周期的N倍。图8-1374HC110构成的分频电路计数器是一种应用广泛的时序
逻辑电路，它不仅可用来对脉冲计数，而且还常用于数字系统的定时、延时、分频及构成节拍脉冲发生器等等。计数器的种类繁多，按计
数长度可分为二进制、十进制及N进制计数器。按计数脉冲的引入方式可分为异步工作方式和同步工作方式计数器两类。按计数的增减趋势可分为加
法、减法及可逆计数器。无论哪种类型的计数器，其组成和其它时序电路一样，都含有存储单元（这里通称为计数单元），有时还增加一
些组合逻辑门电路，其中存储单元是由触发器构成的。1．异步二进制加法计数器1）电路组成图8-14所示是利用3个下降
沿JK触发器构成的异步二进制加法计数器。计数脉冲CP加至最低位触发器F0的时钟端，低位触发器的Q端依次接到相邻高位触发器的时钟端，
因此它是异步计数器。图8-14异步二进制加法计数器2）工作原理该计数器的状态转换特性表见表8-8，时序图如图
8-15所示。计数器的状态转换规律也可以采用如图8-16所示的状态转换图来表示。图8-15异步二进制加法计数器时序图图
8-16异步二进制加法计数器状态转换图00000101
0011100101110
111000012345
678Q2Q1Q0计数器状态计数脉冲CP序号表8-8状态转换表计数
器还具有分频功能。由n个触发器构成的二进制计数器，其末级触发器输出脉冲频率为CP的1/2n，即实现对CP的2n分频。
异步3位二进制加法计数器也可采用上升沿D触发器来构成，如图8-17a。图8-17上升沿触发的异步3位二进制加法计数器
a）逻辑图b）时序图2．异步十进制加法计数器图8-18所示是由4个JK触发器构成的8421码异步十进制加法计数器
，该电路具有自启动和向高位计数器进位的功能。图8-18异步十进制加法计数器十进制计数器状态转换表见表8-9，时序图如图8
-19所示。01234567890000000000100000
0001001000110100010
101100111100010010
000012345678910对应十进制数进位计数器状态Q3Q2Q1Q0计数脉冲CP序号表8-9十进制计数器状态转换表图8-19异步十进制加法计数器时序图3．异步N进制计数器除了二进制和十进制计数器之外，在实际工作中，往往还需要其它不同进制的计数器，我们把这些计数器称为N进制计数器。异步N进制计数器的构成方式和异步十进制计数器基本相同，也是在二进制计数器的基础上，利用一定的方法跳过多余的状态后实现的。例如，五进制计数器可以用三个触发器组成，其状态转换规律可以按图8-23所示的状态转换图进行。图8-23五进制计数器的状态转换图1．同步二进制加法计数器如图8-21a所示是一个由3个JK触发器构成的同步3位二进制加法计数器，CP输入的是计数脉冲。其时序图如图8-21b所示。同步3位二进制计数器的状态转换特性表与异步二进制计数器完全相同。图8-21同步3位二进制计数器a）逻辑图b）时序图 |
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