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我与FPGA的恋爱之任意分频和倍频。上面的时序图我们可以知道，奇数分频，其实就是通过主时钟信号上沿跟下沿产生一对脉冲信号，然后把两信号相或门就可以得到奇数分频的结果了。moduleDiv_clk(clk,rst_n,out_clk);//N定义几分频regout_clk_1;//由时钟上沿产生的信号reg[9:0]cnt_1;//上沿时钟信号产生的计数器always@(posedgeclkornegedgerst_n)b... 阅3958 转13 评0 公众公开 16-04-18 22:39 |
Case:Vivado找不到debug Core.Case：很多客户从ISE切换到vivado，在使用vivado的debug遇到很多和ISE的差异，遇到了很多问题，下面的找不到debug core问题如下，Vivado中有debug hub的名词，含义是JTAG和FPGA器件、debug core的之间接口，包括常用的ILA、VIO、IBERT、JTAG TO AXI等。首先检查时钟，vivado中连接到dbg_hub的时钟是工具自动找到的... 阅11490 转4 评0 公众公开 16-04-06 19:59 |
提高FIR实现Max Speed.目前FIR在软件无线电、电机控制、图像领域应用广泛，作为FIR的理想载体，FPGA实现FIR具有高带宽、实时处理、并行多通道同时运算的优势，那么如何在FPGA提高FIR的工作频率, 在设计中是关键因素。无论是使用xilinx IP 还是手工RTL写代码，FIR实现都是乘累加的结构，实现上离不开FPGA内部的乘法器资源Dsp Slice。 阅63 转1 评0 公众公开 16-04-06 19:56 |
# User Clock Constraints gtx IP内部产生的约束时钟文件create_clock -period 3.2 [get_pins -hier -filter{name=~*gt0_gtwizard_0_i*gtxe2_i*TXOUTCLK}]create_clock -period 3.2 [get_pins -hier -filter{name=~*gt1_gtwizard_0_i*gtxe2_i*TXOUTCLK}]set_false_path -to [get_cells -hierarchical -filter {NAME =~ *data_sync_reg1}] 阅683 转1 评0 公众公开 16-04-06 19:56 |
Case分享– Xilinx SDK 编译包含有sin, cos, or tan 等数学函...在Vivado SDK中，使用了math函数库中的三角函数，如下所示。所以除去头和尾，那么m就是代表libm.so（m是库名，libm.so是库文件名）在使用“-l”参数时，通常的习惯是除去“lib”函数库头和后面的版本号，使用库名和参数“-l”连接，形成“-lm”。参考：AR#52971 14.4 - SDK - AR... 阅2203 转1 评0 公众公开 16-04-06 19:55 |
Timing收敛 – 如何消除Hold Timing违例。如果hold timingviolation对应的是时钟周期约束违例，那么说明数据路径延迟太小，或者时钟路径延迟太大了。2. 如果以上方法不管用，那么你需要仔细检查下你的设计的时钟网络，看看设计是不是存在这种情况：即一个clock经过了一个BUFG，但是另一个采样时钟却经过了2个BUFG，这种情况会在时钟路径上... 阅5528 转8 评0 公众公开 16-04-06 19:54 |
Vivado工具– 综合流程中，''elaborating'' a design是干什么用的？...- elaborate the design.在常规流程中，通常我们会把elaborate作为综合的一部分而忽略它（虽然在综合的log文件里有打印），但是我们其实可以告诉综合工具在elaborate后停止，并且给我们一个generictechnology cells格式的netlist这么做有2个原因（或... 阅4903 转9 评0 公众公开 16-04-06 19:54 |
VIVADO 中使用MB如何配置冷启动。很多客户用过ISE中的MB，最近大家都开始玩7系列和VIVADO，如果依然需要MB，如何配置冷启动呢？VIVADO和ISE在MB配置过程有一些区别的。B. 回到vivado添加源文件，增加所有SDK产生的ELF文件；C. 在VIVADO中指定MB的启动ELF文件。D. 在VIVADO中重新选择生成bitfile.F. 生成flash对应的MCS文件，烧写Flash. 阅844 转3 评0 公众公开 16-04-06 19:52 |
Vivado timing closure.对于非控制信号，如复位、置位，时钟使能信号，在综合时设置max_fanout约束；High fanout nets.复制多处传输使用的状态信号，减少状态跳转信号的使用次数；工程师可以使用较小的计数器来驱动其它计数器，通过级联的方式，第一级可以作为第二级的使能信号；Tips：找到设计中的high fanout 信号！使用TCL语句能够方便定位... 阅391 转1 评0 公众公开 16-04-06 19:51 |
Zynq嵌入式开发过程（二）2、如图2-2，点击Create Sub-Design按钮，在弹出对话框中输入XPS嵌入式模块名称system，点击OK按钮。3、稍等片刻之后一个空的XPS界面会打开，弹出如图2-4所示的对话框，询问是否用向导建立一个BaseSystem，点击Yes。之后XPS主界面打开，如图2-9所示。至此默认XPS工程建完，下一步配置嵌入式。0323 Zynq嵌入式开发过... 阅127 转1 评0 公众公开 16-04-06 19:49 |
