| 共 33 篇文章 |
|
【博客大赛】零基础学FPGA （二十八）频、相可调，任意波形信号发生器系统设计。注意DAC芯片的采样频率，DDS信号的输出频率不能大于采集频率，否则数据就会出错。综上所述，我们得出了输出信号的频率计算公式 有了这个公式，那么，如果我们把2^N看成是一个周期波形的相位，也就是说把一个波形的相位平均分成2^N个，每一个相位对应一个数字信... 阅172 转0 评0 公众公开 15-04-26 16:45 |
从静态时序分析到SDRAM时序收敛（上篇）Tclk就是FPGA的内部时钟了，Tsu当然也是FPGA的建立时间。由于我们的时钟是由晶振源传到PLL，然后再由PLL输出给SDRAM和FPGA内部寄存器的，因此我们需要对输入的时钟进行约束，约束其为50M的时钟，并对应好我们的端口时钟clk，即约束我们的输入时钟为50M，并给这个时钟取一个在时序分析时钟的名字，即sys_c... 阅679 转4 评0 公众公开 15-04-26 16:45 |
从静态时序分析到SDRAM时序收敛（下篇）数据发出后，需要被FPGA的工作时钟捕获，但是捕获的时候需要考虑保持时间不能违规，因此，Th这个参数就是FPGA的寄存器保持时间，这个参数我们需要从时序报告里查，等会我们再说，那么我们可以计算出 读周期最大滞后时间 = Toh - FPGA的保持时间Th2、读周期超前时间 所谓超前时间，就是SDRAM的... 阅365 转3 评0 公众公开 15-04-26 16:45 |
阅68 转0 评0 公众公开 15-04-26 16:41 |
零基础学FPGA（十四）新的开始。当然课余时间还是会继续我们FPGA的学习，从今天开始，还会和大家一起分享关于FPGA的学习过程以及自己的心得体会，源代码。大三了，离毕业也没多少时间了，希望自己在这一年半左右的时间里，在FPGA方面有点自己的建树，关于FPGA的基础部分上学期已经介绍过来，就让这篇文章作为我们下一个阶段的学习开端吧，这学... 阅42 转0 评0 公众公开 15-04-26 16:41 |
而FPGA的可编程，本质也是依靠 这些01编码实现其功能的改变，但不同的是FPGA之所以可以完成不同的功能，不是依靠像软件那样将01编码翻译出来再去控制一个运算电路，FPGA里面 没有这些东西。在FPGA设计中，就是在将这以抽象层级的意见描述成HDL语言，就可以通过FPGA开发软件转化为问题 1中所述的FPGA内部逻辑功能实现形式。3、FPGA本身不算什么... 阅31 转0 评0 公众公开 15-04-26 16:41 |
FIFO一般用于不同时钟域之间的数据传输，比如FIFO的一端是AD数据采集，另一端是计算机的PCI总线，假设其AD采集的速率为16位 100K SPS，那么每秒的数据量为100K×16bit=1.6Mbps,而PCI总线的速度为33MHz，总线宽度32bit,其最大传输速率为1056Mbps,在两个不同的时钟域间就可以采用FIFO来作为数据缓冲。 阅412 转5 评0 公众公开 15-04-26 16:41 |
零基础学FPGA（十一）初入江湖之i2c通信 由芯片的资料可知，在SCL是低电平器件数据才可以变化，也就是说，只有在SCL在低电平器件才可以向E2PROM里面写数据，在SCL高电平期间数据稳定，所以我们可以从里面读数据，所以我们将SCL的一个时钟周期分为四部分，分别是高电平中间时刻（用于读数据），下降沿，低电平中间时刻（用于写数据），上升... 阅121 转3 评0 公众公开 15-04-26 16:40 |
这四个接口是有输入输出关系的，对于其他的接口，是属于我们整个模块内部的接口，是模块与模块之间的接口，既非输入，也非输出，相当于一根导线一样，所以我们把他们定义成wire型变量 2、波特率选择模块 单片机或者计算机在串口通信时的传输速率用波特率表示，9600bps表示的就是每秒钟传送9600位的数据这里之所以计数到5027，在这里算一下... 阅35 转0 评0 公众公开 15-04-26 16:40 |
module mux16(clk,rst_n,start,ain,bin,yout,done);//输入a（被乘数），其数据位宽为16bit.input[15:0] bin; //输入b（乘数），其数据位宽为16bit.output[31:0] yout; //乘积输出，其数据位宽为32bit.output done; //芯片输出标志信号。 阅333 转2 评0 公众公开 15-04-26 16:39 |
