| 共 12 篇文章 |
|
FPGA网络培训班/FPGA项目QQ：3079726944张老师5.从CMOS_FPS_DATA>1中可以看出是通过fps_data>>1右移一位，也就是说除以2得到这个值的；首先我们去知道代码需要实现的功能，通过反推法得知是通过什么方法实现的，进而仿真时定位其目标，去看该代码是否完成了功能。通过反推法得知作者实现项目的方法并思考，这种方法正确还是错误？本例... 阅516 转1 评0 公众公开 18-09-13 10:20 |
基于FPGA的VGA显示矩形框_VGA接口设计_VGA信号处理_明德扬资料。VGA显示中，FPGA需要产生5个信号：R、G、B三基色信号，行同步信号HS和场同步信号VS，接口对应孔如下所示：图2 VGA信号接口对应。对于显示器来说，RGB的三个信号其实是模拟信号，其电平的高低，可以表示颜色的深浅，利用这个原理，就可以产生丰富的色彩。例如，下图中FPGA产生RG... 阅88 转0 评0 公众公开 17-08-02 15:06 |
Verilog 编写的基于VGA的动画图像显示_fpga的VGA接口设计_明德扬资料。图3 DA芯片工作原理。模块划分和信号列表如下：模块划分。 阅782 转6 评0 公众公开 17-08-02 15:01 |
按键消抖的原理和基于fpga的消抖设计_明德扬资料。一般按键所用开关为机械弹性开关，由于机械触点的弹性作用，每个按键开关在闭合时不会马上稳定地接通，在断开时也不会一下子断开。always @(posedge clk or negedge rst_n)begin.cnt <= cnt + 1''b1;assign add_cnt = flag==1''b0 &&(key_in_ff1!assign end_cnt =... 阅230 转1 评0 公众公开 17-08-02 14:53 |
基于FPGA的篮球倒计时的设计和实现_FPGA倒计时模块应用_明德扬资料。在篮球24秒倒计时的模块架构设计方面，只需要一级架构下的BCD译码模块、倒计时模块和数码管显示模块，即可实现24秒倒计时功能。我们把本项目设计划分成三个模块：倒计时模块、BCD译码模块和数码管显示模块。din_vld.BCD译码模块——将显示的十进制数值转化为数码管的二进制表... 阅740 转9 评0 公众公开 17-08-02 14:28 |
基于Verilog FPGA 流水灯设计_流水灯源码_明德扬资料。右移流水灯：八个灯最左边第一个灯灭，其他灯亮；cnt <= 0;cnt <= cnt + 1;assign end_cnt = add_cnt &&cnt==LED_TIME-1 ;cnt2 <= cnt2 + 1;assign add_cnt2 = end_cnt ;assign end_cnt2 = add_cnt2 &&cnt2==8-1 ;cnt3 <= cnt3 + 1;assign add_cnt3 = end_cnt... 阅241 转2 评0 公众公开 17-08-02 14:26 |
以闹钟设计为例，我们通过建立四个清晰直观的模块（数码管显示模块，矩阵键盘扫描模块，时钟计数模块，闹钟设定模块），以及建立完善的信号列表和运用verilog语言编写简洁流畅的代码，实现电子闹钟时、分、秒计时以及设置、修改、重置等功能。key_num.SEG_NUM(SEG_NUM))seg_display_inst(reg [SEG_NUM - 1:0] sel_cnt ;assign en... 阅480 转7 评0 公众公开 17-08-02 14:24 |
（1）在第1s中，随着cnt2由0到999逐渐增大，每一个1ms的占空比通过cnt1去调节。当cnt1<cnt2时，为高电平；反之，当cnt1≥cnt2时，为低电平。当,cnt1<cnt2时，为低电平；反之，当cnt1>cnt2时，为高电平。cnt <= cnt + 1;assign end_cnt = add_cnt &&cnt== DELAY_1US-1;assign add_cnt1 = end_cnt;assign end_cnt1 = add_cnt... 阅294 转7 评0 公众公开 17-08-02 14:18 |
