他的首页
他的馆藏
他的动态
馆友反馈
关于他
| 共 5 篇文章 |
|
例create_clock -period 10.000 -name clk [get_ports {clk}]create_generated_clock \-name PLL_C0 \-source [get_pins {PLL|altpll_component|pll|inclk[0]}] \[get_pins {PLL|altpll_component|pll|clk[0]}]create_generated_clock \-name PLL_C1 \-multiply_by 2 \-source [get_pins {PLL|altpll_component|pll|inclk[0]}] \[get_pins {PLL... 阅692 转2 评0 公众公开 18-06-25 15:24 |
\\fpga_io为待测脉冲 dly1 <= dly0; endendassigndc_clk= dly1 ^ dly0;//fpga_io边沿检测信号。endelse beginrs232_rx0 <= rs232_rx;rs232_rx1 <= rs232_rx0;//这种方法可以滤除20-40ns的毛刺assign neg_rs232_rx = rs232_rx3 &rs232_rx2 &~rs232_rx1 &~rs232_rx0;//这种方法引自特权同学的代码。易分析，后进... 阅423 转2 评0 公众公开 18-06-07 17:10 |
4）使用mif初始化该RAM块、允许“在系统(In System)存储器读写”，并将此RAM的ID设置为RAM1：RAM1P RAM1P_inst ( .address ( address ), .clock ( clock ), .data ( data ), .wren ( wren ), .q ( q ) );经过QuartusII的编译报告可以看出，方法2比方法1相比，占用了很多的LE，同时还使用了1024个register，故方法2是十分不经济的，这里给出只是... 阅55 转0 评0 公众公开 17-11-08 15:10 |
Verilog数组表示及初始化。具体来说，就是可以将内存宣称为一个reg类型的数组，这个数组中的任何一个单元都可以通过一个下标去访问。file_name是包含数据的文本文件名，mem_array是要初始化的内存单元数组名，start_addr 和 stop_addr是可选的，指示要初始化单元的起始地址和结束地址。这里使用内存文件memory.list来初始化my_memory数组。如下... 阅213 转0 评0 公众公开 17-11-07 15:33 |
