| 共 7 篇文章 |
|
如何快速将一个简单的16 位、12阶FIR滤波器的DSP编译到FPGA硬件上。FIR滤波器的子程序配置。总之，fir子程序所描述生成的算法作为FPGA硬件，而生产者和消费者子程序(描述在其他地方，fir_sw.c)是用于测试。这个 C到FPGA的工具将优化和处理您的工作，生成FIR滤波器的HDL文件。此HDL文件包括状态机和其他逻辑，它使用C实现了并行和流水线。.在图5... 阅453 转7 评0 公众公开 11-06-07 12:00 |
2 FIR并行滤波器的乘法器设计 在并行滤波器的设计中，每一个乘法器的一端输入数据，另一端为固定常数。3 FIR滤波器的FPGA实现 按照第2节所描述的第三种优化方法实现常数乘法器，乘法器输出以后按照图4所示的滤波器结构，通过流水线技术的加法器可以实现高效的滤波器。4 FIR滤波器的电路设计与仿真结果 在数字滤波器设计时，首先根据滤... 阅210 转1 评0 公众公开 11-06-07 11:58 |
CRC校验原理。三、编程实现 uint cal_crc(uchar *ptr, uchar len) { uint crc; uchar i; crc=0; while (len--!=0) { for (i=0x80; i!=0; i/=2) { if ((crc&0x8000)!=0){ crc*=2; crc^=0x1021; } else crc*=2; if ((*ptr&i)!=0) crc^=0x... 阅300 转1 评0 公众公开 11-06-06 02:21 |
CRC码集选择的原则：若设码字长度为N，信息字段为K位，校验字段为R位(N=K+R)，则对于CRC码集中的任一码字，存在且仅存在一个R次多项式g(x)，使得 V(x)=A(x)g(x)=xRm(x)+r(x); 其中: m(x)为K次原始的信息多项式， r(x)为R-1次校验多项式（即CRC校验和）， g(x)称为生成多项式： g(x)=g0+g1x1+ g2x2+...+g(R-1)x(R-1)+gRxR 发送方... 阅163 转0 评0 公众公开 11-06-06 02:19 |
而当毛刺信号成为系统的启动信号、控制信号、握手信号，触发器的清零信号(CLEAR)、预置信号(PRESET)、时钟输入信号(CLK)或锁存器的输入信号就会产生逻辑错误。上述方法的一个缺点是必须人为的保证sample信号必须在合适的时间中产生，另一种更常见的方法是利用D触发器的D输入端对毛刺信号不敏感的特点，在输出信号的保持时间内，用触发器读取组... 阅546 转15 评0 公众公开 11-06-06 02:06 |
寄存器的存储电路是由锁存器或触发器构成的，因为一个锁存器或触发器能存储1位二进制数，所以由N个锁存器或触发器可以构成N位寄存器。一般由D触发器组成，有公共输入/输出使能控制端和时钟，一般把使能控制端作为寄存器电路的选择信号，把时钟控制端作为数据输入控制信号。钟控D触发器其实就是D锁存器，边沿D触发器才是真正的D触发器，钟控D触... 阅86 转自lewis1104... 公众公开 11-06-05 21:10 |
