| 共 14 篇文章 |
|
是指在触发器的时钟信号上升沿到来以前，数据稳定不变的时间，如果建立时间不够，数据将不能在这个时钟上升沿被稳定的打入触发器，Tsu就是指这个最小的稳定时间。触发器输出的响应时间，也就是触发器的输出在clk时钟上升沿到来之后多长的时间内发生变化，也即触发器的输出延时。在第一个时钟上升沿，前边的触发器采集D1信号，将高电平打入触发... 阅1 转自灞河之滨 公众公开 21-03-14 08:57 |
FPGA设计之时序约束约束流程。从种类 来看不外乎以下几种：单端输入时钟、差分输入时钟、GT或恢复时钟(例如LVDS信号恢复出来的时钟)、PLL产生的时钟以及自己产生的门控时钟。对时钟的约束，首先要明确，我们要约束的时钟有哪些，然后针对不同的时钟进行约束。首先用create_clock指令对输入的时钟clk_in进行约束，然后通过create_generated_cloc... 阅650 转0 评0 公众公开 21-03-12 14:29 |
如果你用过Signaltap，就会发现，每次都要综合整个工程，再下载代码，然后才可以使用Signaltap，这说明了Signaltap是由一些逻辑电路组成，而不是仿真。就是因为Signaltap不带频率计的功能（下面在Signaltap内部原理有讲述）。首先，要把signaltap运行起来，采集到数据。上图是signaltap的内部结构图，它是利用JTAG边界扫描的原理来读取FPGA内部... 阅99 转0 评0 公众公开 19-09-18 09:13 |
创建syncad_vhdl_lib库创建syncad_vhdl_lib库。因LIBERO 软件已经不带SYNCAD软件，所以需要自己安装，安装后在VHDL下综合后仿真会报错，找不到syncad_vhdl_lib库，解决办法如下：完成后打开D:\Actel\Libero_v9.1\Model\syncad_vhdl_lib文件夹，会发现该文件夹原来是空，现在里面已经有很多文件夹。把文件夹syncad_vhdl_lib复制到D:\Actel\Liber... 阅109 转1 评0 公众公开 13-01-18 15:08 |
Verilog 阻塞/非阻塞用法 基础两个要点：×在描述组合逻辑的always块中用阻塞赋值，则综合成组合逻辑的电路结构。在计算非阻塞赋值的RHS表达式和更新LHS期间，其他的Verilog语句，包括其他的Verilog非阻塞赋值语句都能同时计算RHS表达式和更新LHS。非阻塞赋值允许其他的Verilog语句同时进行操作。无论哪一个always块的复位信号先到， 两个a... 阅420 转2 评0 公众公开 12-10-25 16:41 |
用Modelsim仿真QuartusII综合后网表时库的添加方法用Modelsim仿真QuartusII综合后网表时库的添加方法 转载▼ 这两天做综合后仿真，发现FPGA器件库又不会加了，无奈上网找方法。Altera仿真库（Verilog）的添加。（1）元件库，例如cycloneII元件库，在仿真中必用的特定型号的FPGA/CPLD的库。关闭当前工程àchange directory,到你需要加库... 阅1148 转10 评0 公众公开 12-10-14 20:03 |
Quartus II调用modelsim无缝仿真Quartus II调用modelsim无缝仿真。2. 自动产生测试激励文件模板： processingèstartèStart test bench template writer 我们点击之后系统会自动在目录：当前文件夹è simulation è modelsim (这个文件夹名字跟你选的仿真工具有关) 中产生一个测试激励文件 xxx.vt(Verilog test bench) 或者 x... 阅2339 转25 评0 公众公开 12-10-08 23:38 |
VHDL TestBench基础TestBench的主要目标是：在使用TextIO的testbench中，为DUT从输入文件读取激励输入，激励信号经过DUT处理后写入到输出文件中。在本例中，我们将Matlab产生的两个激励输入文件加载到testbench中，在输入到DUT之前先进行类型转换，然后按照时钟节拍将数据一个一个的加载到DUT的输入端口，再按照时钟节拍从DUT输出端口将数据写... 阅12770 转85 评0 公众公开 12-10-08 23:27 |
VHDL的testbench的编写。语法1【file 文件变量名：text is 读取或者写入类型 “文件名”；】text——文件类型为文本类型，读取类型为in，写入类型为out；语法2【file 文件变量名：text；】只是定义了文件变量名，并没有给赋予初值。【WRITELINE(文件变量，行变量)；】将行变量中数据写入到指定文件。上图事例为了说明行变量与各个变量之间的转... 阅4304 转39 评0 公众公开 12-10-08 23:21 |
在高速系统中FPGA时序约束不止包括内部时钟约束，还应包括完整的IO时序约束和时序例外约束才能实现PCB板级的时序收敛。最大输入延时（input delay max）为当从数据发送时钟沿（lanuch edge）经过最大外部器件时钟偏斜（Tclk1），最大的器件数据输出延时（Tco），再加上最大的PCB走线延时（Tpcb），减去最小的FPGA时钟偏移（FTsu）的情况下还能... 阅2217 转23 评0 公众公开 12-09-25 16:54 |
