| 共 16 篇文章 |
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PCIe扫盲——关于PCIe参考时钟的讨论-CSDN博客。从V2.0版的PCIe Base Spec开始，在物理层电气子层章节中增加了参考时钟相关的内容，同时提出了PCIe参考时钟的三种架构：需要注意的是，PCIe Base Spec V3.x中，提到对于8GT/s的PCIe链路而言，在Separate Refclk Architecture下实现扩频时钟也是可行的（即Separate Refclk With Independent SSC (... 阅1 转0 评0 公众公开 24-02-26 21:12 |
#PCIE#基础知识分解之 Symbol_Lock#PCIE#基础知识分解之 Symbol_Lock 一 .前言。每条 lane 的 symbol lock 过程， 也即是：每 条 lane完成了COM字符鉴定过程。在这个编码中，每130bit的数据我们姑且称之为编码单元，在PCIe的概念里8bit为一个Symbol（这里注意：对于Gen1/2速率，每一个symbol 含有10 bits, 而对于Gen3/4/5速率，每个symbol ... 阅21 转0 评0 公众公开 24-02-26 21:10 |
2. 从Trace中看到，Upstream(Virtex-6)在Detect状态检查到RX存在之后，进入了Polling.Active状态，但是，之后由于一直未收到从Downstream下发的TS1序列，于是，就进入了Polling.Compliance状态. 此时，Upstream Lanes处于Electrical Idle。Downstream回到Dectect状态之后，就开始重新进行链路训练，在重新链路训练中，这次在Polling.Active状态... 阅1152 转4 评0 公众公开 22-07-31 16:45 |
#PCIE# PCIe扫盲——链路初始化与训练基础（一）在系统复位后，会自动进行链路训练，以达成以下目标：位锁定（Bit Lock）、字符锁定（Symbol Lock，Gen1 &Gen2 Only）、块锁定（Block Lock，Gen3 Only）、确定链路宽度（Link Width）、通道位置翻转（Lane Reversal）、信号极性翻转（Polarity Inversion）、确定链路的数据率（Data Rate）... 阅1 转0 评0 公众公开 22-07-31 16:19 |
进入configuration状态 当“Enter Compilance bit”位不为1时，PCIe链路两端设备的发送逻辑TX需要向对端至少发送1024个TS1序列，其中TS1序列的Lane/Link number必须为PAD（即不设置Lane/Link number），如果其接收逻辑RX从全部“已被正确识别的lane”中受到了以下任意一种8个连续的报文序列后，该PCIe设备将进入Configuration状态 2.3 Configur... 阅6 转0 评0 公众公开 22-07-31 15:57 |
为了放置意外的发生，PCIe Spec设计了一种"No Surprise"热插拔机制，即，当用户要插拔PCIe设备时，必须先通知系统软件做好准备，然后通过指示灯告知用户热插拔的状态。PCIe链路是激活状态或者处于ASPM状态(L0s/L1)；移除PCIe设备:之后，Hot-Plug Service会调用Hot-Plug System Driver去读取slot的状态信息并且侦测到Attention按钮的... 阅3820 转16 评0 公众公开 22-03-25 14:35 |
二、系统复位(Reset)与Fundatmental Reset相反，Hot Reset是一种软件控制的复位方式。前面讲到的传统复位方式(Cold Reset, Warm Reset, Hot Reset)均属于全局复位方式，而FLR的优势则是对局部复位。其中，某个功能模块出问题时，虽然可以采用传统复位方式对整个PCIe设备复位，但这个显然不友好，因为其他功能模块可能正在埋头苦干。不过，FLR复... 阅2401 转14 评0 公众公开 22-03-25 14:35 |
当PCIe设备处于D0状态时，ASPM可以改变PCIe链路的电源状态。PCIe设备的D状态与PCIe链路电源状态相辅相成，不是单独存在的。了解了PCIe设备D状态与PCIe链路的电源状态，我们接下来看看"一号主人公"ASPM.PCIe Sec规定，如果PCIe设备在7us之内，没有TLPs或者DLLPs要传输，那么PCIe设备发送端就可以决定是否要进入L0s状态。因为发送TS1序... 阅2015 转12 评0 公众公开 22-03-25 14:34 |
PCIe系列专题之一：PCIe技术概述＊PCIe总线物理链路间的数据传送使用基于时钟的同步传送机制，但是在物理链路上并没有时钟线，PCIe总线的接收端含通过PLL锁相环从接收报文中提取接收时钟，从而进行同步数据传递。在一条PCIe链路中，这两个端口是完全对等的，分别连接发送与接收设备，而且一个PCIe链路的一端只能连接一个发送设备或者接收设备。... 阅555 转9 评0 公众公开 22-03-25 14:18 |
差分晶振LVDS、LVPECL、HCSL、CML不同信号模式介绍。关键词标签: 差分晶振,差分时钟,差分信号 导读：本应用笔记详细说明如何通过在它们之间增加衰减电阻和偏置电路来将一个差分时钟转换为其他类型的差分逻辑，来衰减摆幅电平并重新偏置共模输入接收器。在设计逻辑转换电路之前，需要检查每种逻辑类型（LVPECL，HCSL，CML和LVDS的输入/输出结构... 阅437 转5 评0 公众公开 21-08-19 09:23 |
